| 主权项 |
1.一种输出入垫静电放电保护电路,适用在一输出入垫上,包括:一SCR结构电路,具有一第一连接端、一第二连接端以及一第三连接端,其中该第一连接端与该第二连接端分别连接到该输出入垫与一接地电压,用以消除静电放电;以及一防止锁住电路,具有一第四连接端、一第五连接端以及一第六连接端,分别连接到该高电压、该接地电压以及该SCR结构电路之该第三连接端,用以由第六连接端送出一防止锁住信号,使该SCR结构电路在正常下不致于意外启动,免于锁住发生。2.如申请专利范围第1项所述之输出入垫静电放电保护电路,更包括:一第一二极体.具有一第一输入端与一第一输出端,分别连接到该接地电压与该输出入垫;以及一第二二极体,具有一第二输入端与一第二输出端,分别连接到该输出入垫与一高电压。3.如申请专利范围第1项所述之输出入垫静电放电保护电路,其中该SCR结构电路包括:一P型基底;一N井结构,形成于该P型基底内;一第一P+区域,形成于该P型基底内,连接到该接地电压;一第一N+区域,形成于该P型基底内,且位于该第一P+区域附近,并连接到该接地电压;一第二N+区域,形成于该P型基底与该N井结构之间,且位于该第一N+区域附近,并连接到该防止锁住电路之第六连接端;一第二P+区域,形成于该N井结构内,且位于该第二N+区域附近,并连接到该输出入垫;以及一第三N+区域,形成于该N井结构内,且位于该第二P+区域附近,并连接到该高电压。4.如申请专利范围第3项所述之输出入垫静电放电保护电路,其中该防止锁住电路包括:一电容,具有一第一接触端与一第二接触端,分别连接到该第二N+区域与该接地电压;以及一电阻、具有一第一端点与一第二端点,分别连接到该高电压与该第二N+区域。5.如申请专利范围第3项所述之输出入垫静电放电保护电路,其中该防止锁住电路包括:一PMOS电晶体,其源极连接该高电压,汲极连接该第二N+区域;一电阻,具有一第一端点与一第二端点,分别连接到该PMOS电晶体之闸极与该接地电压;以及一电容,具有一第一接触端与一第二接触端,分别连接到该高电压与该PMOS电晶体之闸极。6.如申请专利范围第1项所述之输出入垫静电放电保护电路,其中该SCR结构电路系为一LVTSCR结构电路,包括:一P型基底;一N井结构,形成于该P型基底内;一第一P+区域,形成于该P型基底内,连接到该接地电压;一第一N+区域,形成于该P型基底内,且位于该第一P+区域附近,并连接到该接地电压;一第二N+区城,形成于该P型基底与该N井结构之间,且位于该第一N+区域附近,并连接到该防止锁住电路之第六连接端,且该第一N+区域与该第二N+区域之间形成一LVTSCR之附属NMOS电晶体之源极、汲极,并在两者之间形成一浮动闸极,以形成该LVTSCR之附属NMOS电晶体之闸极;一第二P+区域.形成于该N井结构内,且位于该第二N+区域附近,并连接到该输出入垫;以及一第三N+区域,形成于该N井结构内,且位于该第二P+区域附近,并连接到该高电压。7.如申请专利范围第6项所述之输出入垫静电放电保护电路,其中该防止锁住电路包括:一PMOS电晶体,其源极连接该高电压,汲极连接该第二N+区域;一电阻,具有一第一端点与一第二端点,分别连接到该PMOS电晶体之闸极与该接地电压;以及一电容,具有一第一接触端与一第二接触端,分别连接到该高电压与该PMOS电晶体之闸极;其中该LVTSCR之附属NMOS电晶体之闸极亦连接到该PMOS电晶体之闸极。8.如申请专利范围第1项所述之输出入垫静电放电保护电路,其中该SCR结构电路包括:一P型基底;一N井结构,形成于该P型基底内;一第一P+区域,形成于该P型基底内,连接到该接地电压;一第一N+区域,形成于该P型基底内,且位于该第一P+区域附近,并连接到该接地电压;一第二P+区域,形成于该P型基底与该N井结构之间,且位于该第一N+区域附近,并连接到该防止锁住电路之第六连接端;一第三P+区域,形成于该N井结构内,且位于该第二P+区域附近,并连接到该输出入垫;以及一第二N+区域,形成于该N井结构内,且位于该第三P+区域附近,并连接到该输出入垫。9.如申请专利范围第8项所述之输出入垫静电放电保护电路,其中该防止锁住电路包括:一电阻,具有一第一端点与一第二端点,分别连接到该第二P+区域与该接地电压;以及一电容,具有一第一接触端与一第二接触端,分别连接到该高电压与该第二P+区域。10.如申请专利范围第8项所述之输出入垫静电放电保护电路,其中该防止锁住电路包括:一NMOS电晶体,其源极连接该接地电压,汲极连接该第二P+区域;一电容,具有一第一接触端与一第二接触端,分别连接到该PMOS电晶体之闸极与该接地电压;以及一电阻,具有一第一端点与一第二端点,分别连接到该高电压与该PMOS电晶体之闸极。11.如申请专利范围第1项所述之输出入垫静电放电保护电路,其中该SCR结构电路系为一P型LVTSCR结构电路,包括:一P型基底;一N井结构,形成于该P型基底内;一第一P+区域,形成于该P型基底内,连接到该接地电压;一第一N+区域,形成于该P型基底内,且位于该第一P+区域附近,并连接到该接地电压;一第二P+区域,形成于该P型基底与该N井结构之间,且位于该第一N+区域附近,并连接到该防止锁住电路之第六连接端;一第三P+区域,形成于该N井结构内,且位于该第二P+区域附近,并连接到该输出入垫,且该第二P+区域与该第三P+区域之间形成一P型LVTSCR之附属PMOS电晶体之源极、汲极,并在两者之间形成一浮动闸极,以形成该P型LVTSCR之附属PMOS电晶体之闸极;以及一第二N+区域,形成于该N井结构内,且位于该第三P+区域附近,并连接到该输出入垫。12.如申请专利范围第11项所述之输出入垫静电放电保护电路,其中该防止锁住电路包括:一NMOS电晶体,其源极连接该接地电压,汲极连接该第二P+区域;一电容,具有一第一接触端与一第二接触端,分别连接到该NMOS电晶体之闸极与该接地电压;以及一电阻,具有一第一端点与一第二端点,分别连接到该高电压与该NMOS电晶体之闸极;其中,上述该P型LVTSCR之附属PMOS电晶体之闸极亦连接到该NMOS电晶体之闸极。图式简单说明:第1图绘示的是习知输出入垫静电放电保护电路;第2图绘示的是绘示SCR的结构图形;第3A图与第3B图分别绘示pnpn二极体的结构与其电流对电压的曲线;第4图绘示的是依照本发明的一种输出入垫静电放电保护电路图形;第5A与第5B图绘示本发明第一实施例之输出入垫静电放电保护电路图形;第6A与第6B图绘示本发明第二实施例之输出入垫静电放电保护电路图形;第7A与第7B图绘示本发明第三实施例之输出入垫静电放电保护电路图形;第8A与第8B图绘示本发明第四实施例之输出入垫静电放电保护电路图形;第9A与第9B图绘示本发明第五实施例之输出入垫静电放电保护电路图形;以及第10A与第10B图中,绘示本发明第六实施例之输出入垫静电放电保护电路图形。 |
