| 主权项 |
1.一种数位输出缓冲电路,该电路包含了一拉高网路与一拉低网路,且该拉高网路是用以拉高一输出端的输出电压,而该拉低网路则是用以拉低该输出端的输出电压,其中该拉低网路至少包含:MOS元件,用以导通接地电压(Vss)与该输出端;至少一闸极电压回馈拉高(GVFPUL)回路,耦合于该MOS元件,可调整该MOS元件之闸极电压至一预定値,而决定该MOS元件的导通状况;延迟装置,耦合于该MOS元件,可将传递讯号延迟一段时间,以使该闸极电压可维持在该预定値左右;及单向开关,耦合于该GVFPUL回路与该延迟装置,可控制讯号传递方向,以避免该GVFPUL回路与该延迟装置产生讯号竞争。2.如申请专利范围第1项之数位输出缓冲电路,其中上述之MOS元件是由第一NMOS所构成。3.如申请专利范围第2项之数位输出缓冲电路,其中上述拉低网路,可经由一输入端而耦合于电流(I)与致能讯号(OEN)。4.如申请专利范围第3项之数位输出缓冲电路,其中上述输入端,可经由第二反向器而连接至该延迟装置。5.如申请专利范围第4项之数位输出缓冲电路,其中上述第二反向器并连接于第二NMOS之闸极,可导通该第二NMOS,并使该第一NMOS之闸极电压降至Vss位准,而让该输出端与该Vss端产生断路。6.如申请专利范围第4项之数位输出缓冲电路,其中上述第二反向器并连接于该单向开关,可控制该单向开关开启或关闭。7.如申请专利范围第4项之数位输出缓冲电路,其中上述第二反向器并连接于该GVFPUL回路,可导通该GVFPUL回路,而控制该第一NMOS之闸极电压。8.如申请专利范围第1项之数位输出缓冲电路,其中上述延迟装置包括了复数个串连的反向器与复数个旁通(bypass)电容器,且该电容器可使讯号延迟。9.如申请专利范围第8项之数位输出缓冲电路,其中上述旁通电容器是由MOS电容器所构成。10.如申请专利范围第1项之数位输出缓冲电路,其中上述单向开关是由PMOS元件与NMOS元件构成,且该PMOS元件与该NMOS元件之源极与汲极彼此相接。11.如申请专利范围第1项之数位输出缓冲电路,其中上述GVFPUL回路是由复数个反向器与复数个MOS元件构成。12.如申请专利范围第1项之数位输出缓冲电路,其中上述拉高网路至少包含:PMOS元件,用以导通电压源(Vdd)与该输出端;至少一第二闸极电压回馈拉高(GVFPUL)回路,耦合于该PMOS元件,可调整该PMOS元件之闸极电压至一预定値,而决定该PMOS元件的导通状况;第二延迟装置,耦合于该PMOS元件,可将传递讯号延迟一段时间,以使该PMOS元件之闸极电压可维持在该预定値左右;及第二单向开关,耦合于该第二GVFPUL回路与该第二延迟装置,可控制讯号传递方向,以避免该第二GVFPUL回路与该第二延迟装置产生讯号竞争。13.一种数位输出缓冲电路,其包括有:第一缓冲网路和第二缓冲网路,其中该第一缓冲网路与该第二缓冲网路分别耦合于一输出端,且该第一缓冲网路是用以拉高该输出端的输出电压,而该第二缓冲网路是用以拉低该输出端的输出电压,其中每一个该缓冲网路包含:MOS元件,用以提供该输出端负载;至少一闸极电压回馈拉高(GVFPUL)回路,耦合于该MOS元件,其中当该GVFPUL回路导通时,可使该MOS元件之闸极连接至电压源,而将该MOS元件之闸极电压拉至一预定値,且该GVFPUL回路会立即呈现断路;延迟装置,耦合于该MOS元件,可将传递讯号延迟一段时间,以使该闸极电压可维持在该预定値附近,其中当讯号通过该延迟装置后,可将该闸极电压由该预定値向上提升;及单向开关,耦合于该GVFPUL回路与该延迟装置,可控制讯号传递方向,以避免该GVFPUL回路与该延迟装置产生讯号竞争。14.如申请专利范围第13项之数位输出缓冲电路,其中上述缓冲网路,可经由一输入端而耦合于电流(I)与致能讯号(OEN)。15.如申请专利范围第14项之数位输出缓冲电路,其中上述输入端,可经由一反向器而连接至该延迟装置。16.如申请专利范围第15项之数位输出缓冲电路,其中上述之反向器,可控制该MOS元件之该闸极电压。17.如申请专利范围第15项之数位输出缓冲电路,其中上述之反向器并连接于该单向开关,可控制该单向开关开启或关闭。18.如申请专利范围第15项之数位输出缓冲电路,其中上述之反向器并连接于该GVFPUL回路,可导通该GVFPUL回路,而控制该MOS元件之该闸极电压。19.如申请专利范围第13项之数位输出缓冲电路,其中上述延迟装置包括了复数个串连的反向器与复数个旁通(bypass)电容器,且该电容器可使讯号延迟。20.如申请专利范围第19项之数位输出缓冲电路,其中上述旁通电容器是由MOS电容器所构成。21.如申请专利范围第13项之数位输出缓冲电路,其中上述单向开关由PMOS元件与NMOS元件构成,且该PMOS元件与该NMOS元件之源极与汲极彼此相接。22.如申请专利范围第13项之数位输出缓冲电路,其中上述GVFPUL回路是由复数个反向器与复数个MOS元件构成。图式简单说的明:第一图为元件电路图,显示根据本发明提供之数位输出缓冲电路的电路图;及第二图为闸极波形图,显示使用本发明揭露之拉低网路,将可控制驱动输出端负载的MOS之闸极电压波形。 |
