| 主权项 |
1.一种界面电路,其系具有用以接收自共用之时脉信号源所分配之系统时脉而动作的复数个逻辑电路,上述复数个逻辑电路中之第一逻辑电路,包含有:资料发送机构,与上述系统时脉同步而发送资料信号;以及并送时脉发送机构,用以发送其显示该资料信号之发送定时的并送时脉,而用以接收上述所发送之资料信号的第二逻辑电路,包含有:时脉分配电路,以上述并送时脉之接收信号为基础而产生接收用时脉;第一接收用正反器,与该接收用时脉同步而取入所传输的资料信号;连接在该第一接收用正反器之输出上的可变延迟电路;第二接收用正反器,与上述系统时脉同步而取入介以该可变延迟电路而产生的资料信号;以及相位比较电路,用以检测上述并送时脉之接收信号与上述系统时脉之相位差,以将上述可变延迟电路之延迟量控制在对应该相位差的値上。2.如申请专利范围第1项之界面电路,其中上述相位比较电路,系具有复数个检测单元,各检测单元,分别包含有:使上述并送时脉之接收信号延迟的延迟电路;以及正反器电路,以上述系统时脉信号之定时而保持流至该延迟电路之时脉信号的逻辑値并当作相位比较结果信号而输出,纵列连接该复数个检测单元俾使被延迟信号逐次传输而成。3.如申请专利范围第1项之界面电路,其中上述可变延迟电路,系连接复数个延迟单元以使资料信号之延迟时间改变,俾于逐次传输作为被延迟信号之所接收的资料信号者,而上述被延迟信号所通过的延迟单元之数量系可由上述相位比较结果信号所控制。4.如申请专利范围第1项之界面电路,其中上述相位比较电路,系具有复数个检测单元,各检测单元,分别包含有:使上述并送时脉之接收信号延迟的延迟电路;以及正反器电路,以上述系统时脉信号之定时而保持流至该延迟电路之时脉信号的逻辑値并当作相位比较结果信号而输出,其纵列连接该复数个检测单元俾使被延迟信号逐次传输而成,上述可变延迟电路,系连接复数个延迟单元以使资料信号之延迟时间改变,俾于逐次传输作为被延迟信号之所接收的资料信号者,而上述被延迟信号所通过的延迟单元之数量系可由上述相位比较结果信号所控制,上述相位比较电路中之一个检测单元传输被延迟信号所需的延迟时间、与上述可变延迟电路中之一个延迟单元传输被延迟信号所需的延迟间大致为相等。5.如申请专利范围第1项之界面电路,其中上述时脉分配电路,系用以使上述并送时脉之接收信号只延迟相当于上述系统时脉之半周期的时间,并当作接收用时脉而分配至上述第一正反器。6.如申请专利范围第5项之界面电路,其中上述时脉分配电路,包含有:将上述系统时脉予以分频的分频器;时脉周期检测电路,输入上述分频器之输出与上述系统时脉两用以检测上述系统时脉之1周期,且输出对应上述系统时脉之半周期的检测信号;以及时脉延迟电路,包含有依序将所接收之上述并送时脉予以延迟的复数个单元延迟电路,而作为被延迟电路之并送时脉所通过的单元延迟电路之数量可由上述检测信号所控制。7.如申请专利范围第6项之界面电路,其中上述时脉周期检测电路,系具有复数个时脉周期检测单元,各时脉周期检测单元,包含有:将上述分频电路之输出予以延迟的延迟电路;以及正反器,以上述系统时脉所提供的定时来取入被延迟之分频电路之输出的逻辑値,并当作上述检测信号而输出者,其纵列连接有上述复数个时脉周期检测单元俾使作为被延迟信号之上述分频电路的输出可逐次延迟而成者。8.一种界面电路,其系具有用以接收自共用之时脉信号源所分配之系统时脉而动作的复数个逻辑电路,上述复数个逻辑电路中之第一逻辑电路,包含有:资料发送机构,与发送用时脉同步而发送资料信号;以及并送时脉发送机构,用以发送其显示该资料信号之发送定时的并送时脉,而用以接收上述所发送之资料信号的第二逻辑电路,包含有:时脉分配电路,以上述并送时脉之接收信号为基础而产生接收用时脉;第一接收用正反器,与该接收用时脉同步而取入所传输的资料信号;第二接收用正反器,与系统时脉同步而取入该第一接收用正反器之输出;以及调整时脉产生器,自上述系统时脉中生成调整时脉并发送至上述第一逻辑电路,上述第一逻辑电路,更具有:可变延迟电路,用以延迟上述系统时脉并将延迟后之输出当作上述资料发送用时脉而导入上述资料发送机构中;以及相位比较电路,用以检测所接收之上述调整时脉与上述系统时脉之相位差,以按照所检测之相位差而控制上述可变延迟电路之延迟量。9.如申请专利范围第8项之界面电路,其中上述相位比较电路,系具有复数个检测单元,各检测单元,分别包含有:使上述调整时脉之接收信号延迟的延迟电路;以及正反器电路,以上述系统时脉之定时而保持流至该延迟电路之信号的逻辑値并当作相位比较结果信号而输出,纵列连接该复数个检测单元俾使被延迟信号逐次传输而成。10.如申请专利范围第8项之界面电路,其中上述可变延迟电路,系连接复数个延迟单元以使系统时脉之延迟时间改变,俾于逐次传输作为被延迟信号之上述系统时脉者,而上述被延迟信号所通过的延迟单元之数量系可由上述相位比较结果信号所控制。11.如申请专利范围第8项之界面电路,其中上述相位比较电路,系具有复数个检测单元,各检测单元,分别包含有:使上述调整时脉之接收信号延迟的延迟电路;以及正反器电路,以上述系统时脉之定时而保持流至该延迟电路之信号的逻辑値并当作相位比较结果信号而输出,其纵列连接该复数个检测单元俾使被延迟信号逐次传输而成,上述可变延迟电路,系连接复数个延迟单元以使资料信号之延迟时间改变,俾于逐次传输作为被延迟信号之系统时脉者,而上述被延迟信号所通过的延迟单元之数量系可由上述相位比较结果信号所控制,上述相位比较电路中之一个检测单元传输被延迟信号所需的延迟时间、与上述可变延迟电路中之一个延迟单元传输被延迟信号所需的延迟间大致为相等。12.如申请专利范围第8项之界面电路,其中上述时脉分配电路,系用以使上述并送时脉之接收信号只延迟相当于上述系统时脉之半周期的时间,并当作接收用时脉而分配至上述第一正反器。13.如申请专利范围第12项之界面电路,其中上述时脉分配电路,包含有:将上述系统时脉予以分频的分频器;时脉周期检测电路,输入上述分频器之输出与上述系统时脉而用以检测上述系统时脉之1周期,且输出对应上述系统时脉之半周期的检测信号;以及时脉延迟电路,包含有依序将所接收之上述并送时脉予以延迟的复数个单元延迟电路,而作为被延迟电路之并送时脉所通过的单元延迟电路之数量可由上述检测信号所控制。14.如申请专利范围第13项之界面电路,其中上述时脉周期检测电路,系具有复数个时脉周期检测单元,各时脉周期检测单元,包含有:将上述分频电路之输出予以延迟的延迟电路;以及正反器,以上述系统时脉所提供的定时来取入被延迟之分频电路之位准,并当作上述检测信号而输出者,其纵列连接有上述复数个时脉周期检测单元俾使作为被延迟信号之上述分频电路的输出可逐次延迟而成者。15.一种界面电路,其系具有用以接收自共用之时脉信号源所分配之系统时脉而动作的复数个逻辑电路,上述复数个逻辑电路中之第一逻辑电路,包含有:资料发送机构,与发送用时脉同步而发送资料信号;以及并送时脉发送机构,用以发送其显示该资料信号之发送定时的并送时脉,而用以接收上述所发送之资料信号的第二逻辑电路,包含有:时脉分配电路,以上述并送时脉之接收信号为基础而产生接收用时脉;第一接收用正反器,与该接收用时脉同步而取入所传输的资料信号;第二接收用正反器,与上述系统时脉同步而取入该第一接收用正反器之输出;以及相位比较电路,用以检测上述并送时脉之接收信号与上述系统时脉之相位差,并当作相位差资讯信号送至上述第一逻辑电路,上述第一逻辑电路,更具有:可变延迟电路,用以延迟上述系统时脉并将延迟后之输出当作上述资料发送用时脉而导入上述资料发送机构中;以及相位控制电路,将上述可变延迟电路之延迟量控制在定所接收之相位差资讯信号的値上。16.如申请专利范围第15项之界面电路,其中上述相位比较电路,系具有复数个检测单元,各检测单元,分别包含有;使上述并送时脉之接收信号延迟的延迟电路;以及正反器电路,以上述系统时脉之定时而保持流至该延迟电路之时脉信号的逻辑値并当作相位比较结果信号而输出,纵列连接该复数个检测单元俾使被延迟信号逐次传输而成。17.如申请专利范围第15项之界面电路,其中上述可变延迟电路,系连接复数个延迟单元以使资料信号之延迟时间改变,俾于逐次传输作为被延迟信号之上述系统时脉者,而上述被延迟信号所通过的延迟单元之数量系可由上述相位比较结果信号所控制。18.如申请专利范围第15项之界面电路,其中上述相位比较电路,系具有复数个检测单元,各检测单元,分别包含有:使上述并送时脉之接收信号延迟的延迟电路;以及正反器电路,以上述系统时脉之定时而保持流至该延迟电路之信号的逻辑値并当作相位比较结果信号而输出,其纵列连接该复数个检测单元俾使被延迟信号逐次传输而成,上述可变延迟电路,系连接复数个延迟单元以使系统时脉之延迟时间改变,俾于逐次传输作为被延迟信号之系统时脉者,而上述被延迟信号所通过的延迟单元之数量系可由上述相位控制电路所控制,上述相位比较电路中之一个检测单元传输被延迟信号所需的延迟时间、与上述可变延迟电路中之一个延迟单元传输被延迟信号所需的延迟间大致为相等。19.如申请专利范围第15项之界面电路,其中上述时脉分配电路,系用以使上述并送时脉只延迟相当于上述系统时脉之半周期的时间,并当作接收用时脉而分配至上述第一正反器。20.如申请专利范围第19项之界面电路,其中上述时脉分配电路,包含有:将上述系统时脉予以分频的分频器;时脉周期检测电路,输入上述分频器之输出与上述系统时脉而用以检测上述系统时脉之1周期,且输出对应上述系统时脉之半周期的检测信号;以及时脉延迟电路,包含有依序将所接收之上述并送时脉予以延迟的复数个单元延迟电路,而作为被延迟电路之并送时脉所通过的单元延迟电路之数量可由上述检测信号所控制。21.如申请专利范围第20项之界面电路,其中上述时脉周期检测电路,系具有复数个时脉周期检测单元,各时脉周期检测单元,包含有:将上述分频电路之输出予以延迟的延迟电路;以及正反器,以上述系统时脉所提供的定时来取入被延迟之分频电路之位准,并当作上述检测信号而输出者,其纵列连接有上述复数个时脉周期检测单元俾使作为被延迟信号之上述分频电路的输出可逐次延迟而成者。图式简单说明:图1系显示本发明之一实施例之界面电路构成的方块图。图2系显示上述实施例之某一状态中之各部信号的定时图。图3系显示上述实施例之另一状态中之各部信号的定时图。图4系显示另一实施例之界面电路构成的方块图。图5系显示更另一实施例之界面电路构成的方块图。图6系显示图5之实施例之各部信号的定时图。图7系显示更另一实施例之界面电路构成的方块图。图8系上述各实施例中所使用之相位比较电路部的电路图。图9系显示图8之相位比较电路之各部信号的定时图。图10系上述各实施例中所使用之可变延迟电路部的电路图。图11系显示图10之可变延迟电路之各部信号的定时图。图12系上述各实施例中所使用之时脉分配电路部的电路图。图13系显示先前之界面电路的例示图。图14系显示图13之界面电路之各部信号的定时关条图。图15系显示图13之界面电路中,发生介稳状态时之各部信号的定时图。图16系显示另一先前之界面电路之例的方块图。图17系显示图16之界面电路之各部信号的定时图。图18系显示图16之界面电路中,发生介稳状态时之各部信号的定时图。 |
