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1.一种形成积体电路之金属接合垫(Bond pad)的方法, 其包含: a.在一已完成前段制程的半导体基板上形成第一 金属层; b.形成一介电属于第一金属层上; c.利用微影及蚀刻技术形成复数个介层窗插塞(Via plug)于介电层之内,其特征在于改变进行介层窗插 塞之微影制程时所使用之光罩的布局,使其所形成 之介层窗插塞间距,从外围至中心,由密变疏呈幅 射状; d.形成第二金属层于完成介层窗插塞之介电层上; e.形成抗反射层于第二金属层上; f.形成保护层,并利用微影及蚀刻技术形成金属焊 垫的窗口; g.形成金属层,利用微影及蚀刻技术对所述金属层 进行蚀刻,以形成金属焊垫。2.如申请专利范围第1 项之形成积体电路的金属接合垫的方法,第一金属 层的形成方法包括DC金属溅镀法。3.如申请专利范 围第1项之形成积体电路的金属接合垫的方法,介 电层的形成方法包括APCVD和PECVD。4.如申请专利范 围第1项之形成积体电路的金属接合垫的方法,介 层窗插塞的形成方法包括CVD法。5.如申请专利范 围第1项之形成积体电路的金属接合垫的方法,介 层窗插塞包括钨插塞和TiN或TiW所构成的黏着层。6 .如申请专利范围第1项之形成积体电路的金属接 合垫的方法,介层窗插塞包含1:1.1:2和1:3的介层窗 间距,1:3约占10-20%的比例面积,1:2约占40-30%的比例 面积,1:1约占50%的比例面积,并可依制程需要,改变 介层窗间距、疏密程度和所占面积比例。7.如申 请专利范围第1项之形成积体电路的金属接合垫的 方法,其中所述之第二金属层为阻障层(Barrier layer) 加上铝/铜金属层。8.如申请专利范围第7项之形成 积体电路的金属接合垫的方法,阻障层的形成方法 包括DC金属溅镀法。9.如申请专利范围第7项之形 成积体电路的金属接合垫的方法,阻障层的形成材 料包括TiN。10.如申请专利范围第7项之形成积体电 路的金属接合垫的方法,铝铜金属层的形成方法包 括DC金属溅镀法。11.如申请专利范围第1项之形成 积体电路的金属接合垫的方法,抗反射层的形成方 法包括DC金属溅镀法。12.如申请专利范围第1项之 形成积体电路的金属接合垫的方法,保护层的形成 方法包括APCVD和PECVD。13.如申请专利范围第1项之 形成积体电路的金属接合垫的方法,保护层的形成 材料包括氮化矽或氮氧化矽。14.如申请专利范围 第1项之形成积体电路的金属接合垫的方法,接合 垫的形成方法包括化学气相沉积法。15.如申请专 利范围第1项之形成积体电路的金属接合垫的方法 ,接合垫的形成包括铝/铜合金。16.一种金属接合 垫之布局,该布局包含: 一保护层,用以保护电路与元件; 一接合垫,配置于上述保护层上; 接合垫之介层窗配置,由外围至中心,包含第一比 例之介层窗间距及第二比例之介层窗间距,该第一 比例小于第二比例,并可依制程需要调整所占位置 与范围。17.如申请专利范围第16项之一种金属接 合垫的布局,外围为该第一比例之介层窗间距,中 心为该第二比例之介层窗间距。18.如申请专利范 围第16项之一种金属接合垫的布局,该第一比例之 介层窗间距所占之范围大于该第二比例之介层窗 间距所占之范围。19.如申请专利范围第16项之一 种金属接合垫的布局,该布局可包含第三比例之介 层窗间距。20.如申请专利范围第19项之一种金属 接合垫的布局,该第三比例之介层窗间距大于该第 二比例之介层窗间距。21.如申请专利范围第16项 之一种金属接合垫的布局,由外至内,外围为该第 一比例之介层窗间距,中心为该第三比例之介层窗 间距,介于外围和中心为该第二比例之介层窗间距 。22.如申请专利范围第19项之一种金属接合垫的 布局,该第一比例之介层窗间距所占之范围大于该 第二比例之介层窗间距所占之范围,该第二比例之 介层窗间距所占之范围大于该第三比例之介层窗 间距所占之范围。图式简单说明: 图一、接合垫区之简单结构示意图。 图二、1:3介层窗距设计之顶视图。 图三、1:1介层窗距设计之顶视图。 图四、1:1.1:2和1:3混合幅射状介层窗距设计之顶视 图。 |
