| 主权项 |
1.一种快闪记忆体,包含:一位址滙流排;一资料滙流排;一阵列之可定位址的非依电性记忆体格被连接于该位址滙流排与该资料滙流排;一闩用于储存由该位址滙流排或该资料滙流排被供应之信号;一解码器将储存于该闩之信号解码,并回应于为了将记忆体格之阵列分割为具有一第一尺寸之数个第一区段而解码的一第一信号及回应于为了将记忆体格之阵列分割为具有与该第一尺寸不同之数个第二区段而解码的一第二信号;以及一控制电路在回应于该等第一或第二被解码信号下控制该记忆体格之第一或第二区段的抹除。2.如申请专利范围第1项所述之快闪记忆体,其中该第二区段包含电路第一区段。3.如申请专利范围第2项所述之快闪记忆体,其中该解码器在回应于被解码之一第二信号下供应数个位址信号至该等数个第一区段。4.如申请专利范围第1项所述之快闪记忆体,其中该闩进一步包含一第一闩用于储存由该位址滙流排被供应之信号与一第二闩用于储存由该资料滙流排被供应之信号。5.一种快闪记忆体排组系统,包含:一第一排组之可定位址的非依电性记忆体格;一第二排组之可定位址的非依电性记忆体格,由该第一排组被实体地分离;一位址滙流排被连接于该等第一与第二排组之可定位址的非依电性记忆体格用于供应一位址信号至该等第一与第二排组;一双向资料滙流排被连接于该等第一与第二排组之可定位址的非依电性记忆体格用于供应一资料信号至该等第一与第二排组并由此接收一资料信号;一排组信号用于分离地致动该等第一与第二排组;其中每一该等第一与第二排组之可定位址的非依电性记忆体格进一步包含:一阵列之可位址的非依电性记忆体格被连接于该位址滙流排或该资料滙流排;一闩用于储存由该位址滙流排或该资料滙流排被供应之信号;一解码器将储存于该闩之信号解码,并回应于为了将记忆体格之阵列分割为具有一第一尺寸之数个第一区段而解码的一第一信号及回应于为了将记忆体格之阵列分割为具有与该第一尺寸不同之数个第二区段而解码的一第二信号;以及一控制电路在回应于该等第一或第二被解码信号下控制该记忆体格之第一或第二区段的抹除。6.如申请专利范围第5项所述之快闪记忆体,其中该第二区段包含电路第一区段。7.如申请专利范围第6项所述之快闪记忆体,其中该解码器在回应于被解码之一第二信号下供应数个位址信号至该等数个第一区段。8.如申请专利范围第5项所述之快闪记忆体,其中该闩进一步包含一第一闩用于储存由该位址滙流排被供应之信号与一第二闩用于储存由该资料滙流排被供应之信号,该解码器分割记忆体格之阵列的一部分成为数个第二区段。9.如申请专利范围第5项所述之记忆体系统,其中该系统被连接至一微处理器。10.如申请专利范围第9项所述之记忆体系统,其中该等第一与第二排组之一的该控制电路进一步包含装置用于服务由该微处理器来之一岔断命令。11.如申请专利范围第5项所述之记忆体系统,进一步包含:一第三排组之可定位址的非依电性记忆体实体地与该等第一与第二排组分离;其中该位址滙流排被连接至该等第一、第二与第三排组之可定位址的非依电性记忆体;其中该双向资料滙流排被连接至该等第一、第二与第三排组之可定位址的非依电性记忆体;以及其中该排组信号用于分离地致动该等第一、第二与第三排组。图式简单说明:第1图为习知技艺之排组快闪记忆体系统。第2图为本发明之快闪记忆体的示意方块图。第3图为第2图显示之快闪记忆体的快闪记忆体排组系统。第4图为使用本发明之快闪记忆体之一快闪记忆体排组系统的方块图。第5图为显示于第4图而与微处理器成介面之快闪记忆体排组系统的示意方块图。 |
