| 主权项 |
1.一种形成积体电路装置之方法,包括下列步骤:形成一对内连接图样于一基底上,该基底具有沉积于该对内连接图样间之一半导体区;形成一蚀刻终止层于该对内连接图样与该基底;接着形成一牺牲绝缘层,其包括该对内连接图样上与该基底上之一第一材质;选择性蚀刻该牺牲绝缘层以露出延伸于该对内连接图样之表面上之部份该蚀刻终止层;形成侧壁绝缘间距物,其包括一第二材质,且延伸于在该对内连接图样间之一上空隙区中之该对内连接图样之侧壁部份上以及在覆盖该半导体区之该牺牲绝缘层之一部份上;以及使用该侧壁绝缘间距物当成一蚀刻光罩,选择性蚀刻覆盖该半导体区之该牺牲绝缘层之该部份以定义该侧壁绝缘间距物下方之凹槽。2.如申请专利范围第1项所述之方法,更包括下列步骤:从该半导体区之该表面蚀刻由选择性蚀刻覆盖该半导体区之该牺牲绝缘层之该部份以定义该侧壁绝缘间距物下方之凹槽之该步骤所露出之该蚀刻终止层之一部份;以及形成一导电垫于该对内连接图样间,使得该导电垫接触该半导体区。3.如申请专利范围第1项所述之方法,其中选择性蚀刻覆盖该半导体区之该牺牲绝缘层之该部份以定义该侧壁绝缘间距物下方之凹槽之该步骤包括:选择性蚀刻覆盖该半导体区之该牺牲绝缘层之该部份以定义该侧壁绝缘间距物下方之凹槽,然保留该牺牲绝缘层于该侧壁绝缘间距物与该基底间之较低空隙区之该对内连接图样之侧壁部份上。4.如申请专利范围第1项所述之方法,其中选择性蚀刻覆盖该半导体区之该牺牲绝缘层之该部份以定义该侧壁绝缘间距物下方之凹槽之该步骤包括:选择性蚀刻覆盖该半导体区之该牺牲绝缘层之该部份以定义该侧壁绝缘间距物下方之凹槽,使得该牺牲绝缘层系从该侧壁绝缘间距物与该基底间之较低空隙区之该对内连接图样之侧壁部份移除。5.如申请专利范围第1项所述之方法,其中该蚀刻终止层具有约200埃至约1000埃之厚度。6.如申请专利范围第1项所述之方法,其中该蚀刻终止层系包括该第二材质。7.如申请专利范围第1项所述之方法,其中该第二材质包括氮化矽(SiN)。8.如申请专利范围第1项所述之方法,其中该第一材质系由下列群组:高密度电浆(HDP)氧化物,PE-TEOS以及USG中择一。9.如申请专利范围第1项所述之方法,其中形成该牺牲绝缘层之该步骤系在温度低于约800℃下进行。10.如申请专利范围第1项所述之方法,其中选择性蚀刻该牺牲绝缘层以露出延伸于该对内连接图样之表面上之部份该蚀刻终止层之该步骤包括:等向性蚀刻该牺牲绝缘层以露出延伸于该对内连接图样之表面上之部份该蚀刻终止层。11.如申请专利范围第1项所述之方法,其中选择性蚀刻覆盖该半导体区之该牺牲绝缘层之该部份以定义该侧壁绝缘间距物下方之凹槽之该步骤包括:非等向蚀刻覆盖该半导体区之该牺牲绝缘层之该部份以定义该侧壁绝缘间距物下方之凹槽。12.一种形成积体电路装置之方法,包括下列步骤:形成一隔离层于一基底中以定义一记忆体单元区与一周边电路区;形成一对字元线图样于该基底之该记忆体单元区上;形成一闸极图样于该周边电路区中;形成一牺牲绝缘层于该对字元线图样间,使得介于该对字元线图样间之一空隙系本质上被填满;蚀刻该牺牲绝缘层使得该牺牲绝缘层填满相邻于该基底之该对字元线图样间之一较低空隙区;以及形成一介层绝缘层于该记忆体单元区与该周边电路区上,使得在该记忆体单元区中,该介层绝缘层之上表面至该基底表面之间距系大于在该周边电路区中,该介层绝缘层之上表面至该基底表面之间距。13.如申请专利范围第12项所述之方法,更包括下列步骤:从该记忆体单元区蚀刻该介层绝缘层;蚀刻该牺牲绝缘层以露出介于该字元线图样间之该基底;以及形成一导电层于该记忆体单元区与该周边电路区上,使得在该记忆体单元区中,该导电层之上表面至该基底表面之间距系大于在该周边电路区中,该导电层之上表面至该基底表面之间距。14.如申请专利范围第13项所述之方法,更包括下列步骤:蚀刻在该记忆体单元区中之该导电层以及在该周边电路区中之该导电层与该介层绝缘层,以在该对字元线图样间之该空隙中形成一导电垫。15.如申请专利范围第13项所述之方法,其中,蚀刻在该记忆体单元区中之该导电层以及在该周边电路区中之该导电层与该介层绝缘层之该步骤系使用化学机械磨光法(CMP)而进行。16.如申请专利范围第12项所述之方法,更包括下列步骤:形成一间距物绝缘层于该蚀刻后牺牲层与该对字元线图样上,使得该间距物绝缘层沉积于远离该基底之该对字元线图样间之一空隙区中之该对字元线图样之侧壁上;蚀刻该间距物绝缘层以露出介于该对字元线图样间之部份该牺牲绝缘层,然保留该间距物绝缘层于该上空隙区中之该对字元线图样之该侧壁上;以及蚀刻该介层绝缘层与该牺牲绝缘层以露出介于该字元线图样间之该基底,然保留该牺牲绝缘层于该较低空隙区中之该对字元线图样之该侧壁上,该饺低空隙区系较宽于该上空隙区。17.一种积体电路装置,包括:一基底;一内连接图样,具有沉积于该基底之侧壁;以及一组合式绝缘层,其包括沉积于该侧壁上之一第一材质层与一第二材质层,使得该第一材质层系沉积于介于该第一材质层与该基底间之一上侧壁区上,该第二材质层系沉积于一低侧壁区上,该第一材质层系厚于该第二材质层。18.如申请专利范围第17项所述之积体电路装置,其中该基底包括相邻于该内连接图样之一半导体区。19.如申请专利范围第18项所述之积体电路装置,更包括:一导电垫,其在该内连接图样侧壁上紧邻该组合式绝缘层,且相邻该半导体区。20.如申请专利范围第17项所述之积体电路装置,其中该内连接图样包括:一导电层;以及一覆盖层,位于该导电层上,且其中该积体电路装置更包括:一闸极绝缘层,插入于该导电层与该基底间。21.如申请专利范围第20项所述之积体电路装置,其中该第二材质层覆盖介于该导电层与该覆盖层间之一介面。22.如申请专利范围第17项所述之积体电路装置,其中该第二材质层包括从下列材质所组成之群组中择一:HDP氧化物,PEOTEOS以及USG。23.如申请专利范围第17项所述之积体电路装置,其中该第一材质层包括一氮化物(SiN)。图式简单说明:第1图绘示积体电路记忆体元件之单元阵列区之部份布局图;第2.3.4A、5.6与7图绘示沿着第1图之传统积体电路记忆体元件之I-I线之各制造阶段第一剖面图;第4B图绘示沿着第1图之传统积体电路记忆体元件之II-II线之第二剖面图;第8-13,14A,15A、16A与17A图系沿着根据本发明之实施例之第1图之积体电路记忆体元件之I-I线之各制造阶段之第一剖面图;第14B,15B、16B与17B图系沿着根据本发明之实施例之第1图之积体电路记忆体元件之II-II线之各制造阶段之第二剖面图;以及第18图系描绘根据本发明之实施例之具有自动对准接触窗之积体电路记忆体元件。 |
