半导体记忆装置

摘要

用技术由于很难在各区块(Block)间共有电源配线或信号配线，故产生出浪费的空白空间(Space)，而难以充分地缩小晶片(chip)面积。本发明系将单格阵列(cellarray)lOa、lla、列解码器(rowdecoder)l2a、l2b以外之电路，配置于第1单格阵列群10与第2单格阵列群11之相互位置间的领域。据此，由于在各电路区块间能共用共通的位址(address)信号、控制信号、及电源，故能削减布设(layout)面积。

主权项

1.一种半导体记忆装置,其特征在于:在单格阵列之配置的核心部内,具备有:含有复数之单格阵列与列解码器的第1单格阵列群、和与该第1单格阵列群并列配置的第2单格阵列群等;前述核心部内,除了前述列解码器及单格阵列的全部之电路区块,系设置于前述第1.第2单格阵列群之间;前述电路区块含有重置前述单格阵列之位元线的重置电晶体、选择位元线的Y选择器、写入时对记忆单格的位元线施加高电压的写入电晶体等,从接近于单格阵列侧依重置电晶体、Y选择器、写入电晶体的顺序而布设者。2.如申请专利范围第1项之半导体记忆装置,其中前述电路区块为含有重置前述单格阵列之位元线的重置电晶体、选择位元线的Y选择器、写入时对记忆单格之位元线施加高电压之写入电晶体、选择前述单格阵列之区块解码器,介以源极线而对记忆单格供应源极电位之源极解码器等;前述区块解码器、源极解码器系较前述写入电晶体更远离单格阵列而布设者。3.如申请专利范围第2项之半导体记忆装置,其中前述源极解码器的输出端系经第1层金属配线而连接于前述单格阵列内的前述源极线,且单格阵列内的各源极线系经第2层金属配线而相互连接者。4.一种半导体记忆装置,其系二重字元线方式之半导体记忆装置,其特征系在:具备有:含有复数之单格阵列、和选择这些单格阵列之字元线的列局部解码器、和选择该列局部解码器的列全体解码器等的第1单格阵列群,及含有复数的单格阵列、和选择这些单格阵列的字元线的列局部解码器和选择该列局部解码器等的第2单格阵列群;含有将供应于前述列局部解码器的选择信号作输出的列部份解码器的电路区块,系布设于前述第1.第2单格阵列群之相互间之位置的区域者。5.如申请专利范围第4项之半导体记忆装置,其中前述电路区块系为含有重置前述单格阵列之位元线的重置电晶体、选择位元线的Y选择器、写入时对记忆单格的位元线施加高电压的写入电晶体等,从接近于单格阵列侧依重置电晶体、Y选择器、写入电晶体之顺序而布设者。6.如申请专利范围第4项或第5项之半导体记忆装置,其中前述电路区块系为含有重置前述单格阵列之位元线的重置电晶体、选择位元线的Y选择器、写入时对记忆单格的位元线施加高电压的写入电晶体,选择前述单格阵列的区块解码器,介以源极线对记忆单格供应源极电位的源极解码器、前述列部份解码器等;前述区块解码器、源极解码器、列部份解码器系较前述写入电晶体更远离单格阵列之领域而布设者。7.如申请专利范围第6项之半导体记忆装置,其中前述源极解码器的输出端系经第1层金属配线而连接于前述单格阵列内的前述源极线,且单格阵列内的各源极线系经第2层金属配线而互相连接者。8.如申请专利范围第4项或第5项之半导体记忆装置,前述电路区块系为含有重置前述单格阵列之位元线的重置电晶体、选择位元线的Y选择器、写入时对记忆单格的位元线施加高电压的写入电晶体等;区块解码器、列部份解码器、源极解码器的控制电路系较前述写入电晶体更远离单格阵列而布设,且前述源极解码器的载入/驱动电路系布设于列局部解码器之附近的区域者。9.如申请专利范围第8项之半导体记忆装置,其中前述源极解码器的输出端系经第1层金属配线而连接于前述单格阵列内的前述源极源,且单格阵列内的各极线系经第2层金属配线而互相连接者。10.如申请专利范围第1项之半导体记忆装置,其中前述第1.第2单格阵列及前述电路区块系经第2层金属配线而供应电源者。11.如申请专利范围第4项之半导体记忆装置,其中前述第1.第2单格阵列及前述电路区块系经第2层金属配线而供应电源者。12.一种半导体记忆装置,为具备有:含有大尺寸对之均等区块的单格阵列、及含有较该均等区块较小尺寸的不规则区块的第2单格阵列、及由选择单格阵列之区块的区块选择器及选择区块内的行的行选择器所构成的Y选择器、及沿着前述均等区块而配置而将前述Y选择器所选择的行与感测放大器作连接的资料线、及在前述资料线的延长线上,沿着前述不规则区块而配置、介以前述行选择器而连接于被选择的行,且介以前述区块选择器而连接于资料线的副资料线等;将前述均等区块配置于前述感测放大器之近傍、将不规则区块布设于离开感测放大器之区域者。13.如申请专利范围第12项之半导体记忆装置,其中在前述复数个不规则区块的当中,最接近于感测放大器的不规则区块系具有行选择器及区块选择器、而其他的不规则区块系仅具有行选择器者。14.如申请专利范围第12项或第13项之半导体记忆装置,其中前述自前述均等区块侧配线的资料线系输入至附设于最接近感测放大器之不规则区块的区块选择器,且资料线系在此终端,而前述区块选择器的输出的副资料线系连接于附设于前述不规则区块的行选择器,且配线于其他的不规则区块侧,连接于其他的不规则区块的行选择器之特征者。15.一种半导体记忆装置,其系具有含有单格阵列的核心部、输入连接垫、输出连接垫及周边电路之半导体记忆装置;其特征在于:具备有将除了前述输入连接垫及连接于该输入连接垫的输入初段电路、前述输出连接垫及连接于该输出连接垫的输出最终段电路之外的全部的周边电路,集中于晶片的1个处所而布设者。16.如申请专利范围第15项之半导体记忆装置,其中前述周边电路包含,至少含有电源电路的第1周边电路、和含有控制资料之输出入的I/O控制电路的第2周边电路、和放大自记忆单格所读出的信号的感测放大器等;前述感测放大器系邻接于前述核心部而布设,第2周边电路系邻接于资料输出入用的I/O连接垫而布设者。17.如申请专利范围第16项之半导体记忆装置,其中前述第2周边电路所布设之区域,系为形成具有略等于将前述I/O连接垫并列的晶片的边作2等份分割之长度的一边的略正方形形状者。18.如申请专利范围第16项之半导体记忆装置,其中前述电源电路含有电荷泵电路及电源控制电路,前述电荷泵电路系由电容器、作二极体连接的电晶体、驱动前述电容器的缓冲电路、和振荡电路等构成,驱动前述电容器的缓冲电线的电源系为I/O控制电路用的电源者。19.如申请专利范围第18项之半导体记忆装置,其中前述电荷泵电路系在前述第2周边电路内布设于前述I/O连接垫之附近者。20.如申请专利范围第18项之半导体记忆装置,前述电荷泵电路的当中,前述缓冲电路是最接近于I/O连接垫之近傍而布设者。图式简单说明:[图1]表示本发明之第1实施形态之构成图。[图2]表示本发明之第2实施形态之构成图。[图3]表示本发明之第3实施形态之构成图。[图4]表示本发明之第4实施形态之构成图。[图5]表示本发明之第5实施形态之构成图。[图6]表示本发明之第6实施形态之构成图。[图7]放大第6图之部份表示构成图。[图8]放大第7图之部份表示构成图。[图9]表示习知之半导体记忆装置之电路图。[图10]表示习知之半导体记忆装置之布设之构成图。[图11]表示习知之半导体记忆装置之布设之构成图。[图12]表示习知之半导体记忆装置之布设之构成图。[图13]表示习知之半导体记忆装置之布设之构成图。[图14]表示习知之半导体记忆装置之布设之构成图。[图15]表示习知之半导体记忆装置之布设之构成图。