| 主权项 |
1.一种积体电路之布局结构,具备由P型电晶体与N型电晶体接近配置而成之电晶体对;其特征在于:和该P型电晶体之源极或汲极连接之配线的拉出方向与和该N型电晶体之源极或汲极连接之配线的拉出方向大致正交。2.如申请专利范围第1项之积体电路之布局结构,其中:该电晶体对具有5个端子;该5个端子之中之1个系和该P型电晶体之闸极与N型电晶体之闸极连接之闸极端子。3.如申请专利范围第1项之积体电路之布局结构,其中:该电晶体对之配置区域系大致正方形。4.一种积体电路之布局结构,系积体电路之布局结构,其中:具备P型电晶体与N型电晶体接近配置而成之电晶体对;该电晶体对如在和该P型电晶体之源极或汲极连接之配线与和该N型电晶体之源极或汲极连接之配线大致正交之方向可拉出般构成。5.一种积体电路之布局结构,具备P型电晶体与N型电晶体接近配置而成之电晶体对;其特征在于:该电晶体对具有5个端子;该5个端子中之1个系和该P型电晶体之闸极与N型电晶体之闸极连接之闸极端子。6.如申请专利范围第1.4或5项之积体电路之布局结构,其中:具备多个该电晶体对;该多个电晶体对配置成阵列形。7.一种CMOS电路之布局设计方法,其特征在于:将该CMOS电路具有之电晶体之中构成对偶关系之P型电晶体与N型电晶体当作为布局之一单位之电晶体对处理;将该电晶体对配置成该P型电晶体与该N型电晶体接近,而且可在和该P型电晶体之源极或汲极连接之配线与和该N型电晶体之源极或汲极连接之配线大致正交之方向拉出。8.如申请专利范围第7项之CMOS电路之布局设计方法,其中:准备在构造上P型电晶体与N型电晶体接近配置,而且可在和该P型电晶体之源极或汲极连接之配线与和该N型电晶体之源极或汲极连接之配线大致正交之方向拉出之基本单元配置成阵列形之闸阵列;将构成该电晶体对之P型电晶体与N型电晶体分别指派为该基本单元之P型电晶体与N型电晶体。9.如申请专利范围第7或8项之CMOS电路之布局设计方法,其中具备:对于该CMOS电路,求P型电晶体电路与N型电晶体电路之平面描绘之制程;及自该平面描绘将构成对偶关系之P型电晶体与N型电晶体作为该电晶体对分组之制程。10.一种CMOS电路之布局设计装置,系CMOS电路之布局设计装置,具备:对于该CMOS电路,求P型电晶体电路与N型电晶体电路之平面描绘之装置;自该平面描绘将构成对偶关系之P型电晶体与N型电晶体作为成为布局之一单位之电晶体对分组之装置;按照在平面描绘之相对的位置关系,将该各电晶体对起始配置成该P型电晶体与该N型电晶体接近,而且可在和该P型电晶体之源极或汲极连接之配线与和该N型电晶体之源极或汲极连接之配线大致正交之方向拉出之装置;对于各电晶体对,如除去彼此之重叠而且相连接之电晶体对相接近般进行配置改善之装置;及进行所配置之电晶体对之端子间之配线之装置。11.一种CMOS电路之布局设计装置,其特征在于:使用构造上P型电晶体与N型电晶体接近配置,而且可在和该P型电晶体之源极或汲极连接之配线与和该N型电晶体之源极或汲极连接之配线大致正交之方向拉出之基本单元配置成阵列形之闸阵列;而且具备:对于该CMOS电路,求P型电晶体电路与N型电晶体电路之平面描绘之装置;自该平面描绘将构成对偶关系之P型电晶体与N型电晶体作为成为布局之一单位之电晶体对分组之装置;按照在平面描绘之相对的位置关系,将该电晶体对起始指派成该闸阵列之基本单元之装置;按照面积或总配线长度等指标改善各电晶体对之指派之装置;及进行所配置之电晶体对之端子间之配线之装置。图式简单说明:图1(a)、(b)系表示CMOS电路之电路例之图。图2(a)-(c)系表示用以说明连接构造之对偶图之图。图3系表示电晶体对之对偶图。图4系表示按照图3之本实施例之布局结果之图。图5系表示进行了习知之配置配线之布局结果之图。图6(a)-(c)系表示本发明之一实施例之电晶体对之基本的布局例和对其进行上层配线之结果之图。图7(a)、(b)系表示本发明之一实施例之闸阵列之母片例之图。图8系表示本发明之一实施例之布局设计方法之流程图。图9系表示利用本发明之一实施例之布局设计方法之配线结果例之图。图10系表示本发明之一实施例之布局设计装置之构造例之方块图。 |
