处理器架构之分支指令

摘要

本发明揭示一种方法，处理器，及资料处理系统，用以致能最多指令发出，而不需考虑是否出现要求多重更名暂存器之复杂指令。该方法包括从一第一重定序缓冲器中配置一第一更名暂存器，用以储存一第一暂存器中受该复杂指令影响之内容。然后，从一第二重定序缓冲器中配置一第二更名暂存器，用以储存一第二暂存器中受该复杂指令影响之内容。于一具体实施例中，该第一重定序缓冲器支援每周期中最大配置数目，其使用第二重定序缓冲器配置第二暂存器，以防止复杂指令于第一重定序缓冲器中要求多重配置槽。该方法可进一步包括发出一第二指令，其与该第二重定序缓冲器中所配置的一暂存器相依。于一具体实施例中，将重定序缓冲器资讯与该第二指令相结合，其中该重定序缓冲器资讯用以指示该第二指令与第二重定序缓冲器中所配置的一暂存器相依，因而于后续发出第二指令时，得以使用该重定序缓冲器资讯限制发出单元仅检查该第二重定序缓冲器，以维持相依性。

主权项

2.如申请专利范围第1项所述之指令,其中该分支是至位于指定标签上的指令。3.如申请专利范围第1项所述之指令,进一步地包括:位元位置栏位,其具体指定包括于该暂存器的长字组中的该位元组。4.如申请专利范围第1项所述之指令,其中该分支指令包括:选项记号,其由程式设计师所设定以及具体指定数目i的指令在完成该分支运算之前被执行于该分指令之后。5.如申请专利范围第1项所述之指令,其中该分支指令包括:选项记号,其由程式设计师所设定以及具体指定数目i的指令在完成该分支运算之前被执行于该分支指令之后,此处该指令数目可以被具体指定为一、二或者三。6.如申请专利范围第1项所述之指令,其中该暂存器是保留运算元的内容相关移转暂存器或一般用途暂存器。7.如申请专利范围第1项所述之指令,其中该分支指令包括:选项记号,其由程式设计师所设定以及其具体指定猜测分支预先撷取(guess_branch prefetch)用于该"分支发生"条件的该指令而不是该下一个循序指令。8.如申请专利范围第1项所述之指令,其中该分支指令包括:选项记号,其由程式设计师所设定以及具体指定数目i的指令在完成该分支运算之前被执行于该分支指令之后;以及第二选项记号,其由程式设计师所设定以及其具体指定猜测分支预先撷取(guess_branch prefetch)用于该"分支发生"条件的该指令而不是该下一个循序指令。9.如申请专利范围第1项所述之指令,其中该分支指令允许程式设计师选择该暂存器的哪一位元使用于决定该分支运算。10.如申请专利范围第1项所述之指令,其中该分支指令允许分支根据在处理器的资料路径中的位元组的评估而发生。11.如申请专利范围第1项所述之指令,其中该分支指令由位元组符合该位元组数値而决定分支并且其中该指令预先撷取用于"分支发生"条件的该指令。12.如申请专利范围第1项所述之指令,其中该分支指令由位元组不符合该位元组数値而决定分支并且其中该指令预先撷取该下一个循序序列指令。13.如申请专利范围第1项所述之指令,其中该分支指令包括Byte_spec数字,其指定在该暂存器中与位元组比较数値(byte_compare_value)作比较的该位元组。14.一种存在于电脑可读取媒体上而用以导致执行多个内容的处理器完成功能的电脑程式产品,包括指令而导致处理器:撷取储存于暂存器中的位元组;决定在该暂存器中的该位元组是否等于或不等于包括于该指令中的指定位元组数値;以及根据该指定位元组是等于或不等于在该暂存器中的该位元组,完成由分支指令所具体指定的分支运算。15.如申请专利范围第14项所述之产品,其中该分支是至位于指定标签上的指令。16.如申请专利范围第14项所述之产品,其中该程式包括分支指令,分支指令包括:位元位置栏位,其具体指定包括于该暂存器的长字组中的该位元组。17.一种处理器,包括:暂存器堆叠;算术运算单元,其连接至该暂存器堆叠;以及撷取储存于暂存器中的位元组;决定在该暂存器中的该位元组是否等于或不等于包括于该指令中的指定位元组数値;以及根据该指定位元组是等于或不等于在该暂存器中的该位元组,完成由分支指令所具体指定的分支运算。18.如申请专利范围第17项所述之处理器,其中完成该分支的指令分支至位于指定标签上的指令。19.如申请专利范围第17项所述之处理器,其中在指令中的位元位置栏位具体指定包括于该暂存器的长字组中的该位元组。20.一种运作处理器的方法,包括:撷取储存于暂存器中的位元组;决定在该暂存器中的该位元组是否等于或不等于包括于该指令中的指定位元组数値;以及根据该指定位元组是等于或不等于在该暂存器中的该位元组,完成由分支指令所具体指定的分支运算。21.如申请专利范围第20项所述之方法,其中完成该分支是分支至位于指定标签上的指令。图式简单说明:第1图系使用处理器之通讯系统的方块图。第2图系处理器的详细方块图。第3图系使用于第1图与第2图的处理器中的微程式引擎功能单元的方块图。第4图系微程式引擎中的管线的方块图。第5图系显示用于分支指令的示范格式的图。第6图系显示一般用途暂存器位址安排的方块图。