| 主权项 |
2.如申请专利范围第1项之记忆体元件,其中该传导侧壁衬垫是与该忆体材料相邻。3.如申请专利范围第1项之记忆体元件,其中该传导侧壁衬垫是具有一个与该记忆体材料相邻之边缘。4.如申请专利范围第1项之记忆体元件,其中该传导侧壁衬垫之顶部是与该记忆体材料相邻。5.如申请专利范围第4项之记忆体元件,其中该记忆体材料是一层实质水平设置之记忆体层,该记忆体层是在该传导侧壁衬垫上方所形成者。6.如申请专利范围第1项之记忆体元件,其中是在一个侧壁表面上形成该传导侧壁衬垫。7.如申请专利范围第6项之记忆体元件,其中是从下列者所构成之族群来选择该侧壁表面:沟槽侧壁表面,贯孔侧壁表面,及柱形物侧壁表面。8.如申请专利范围第6项之记忆体元件,其中是将至少一接触层沈积在一个侧壁表面上,并且蚀刻至少一接触层,来形成该传导侧壁衬垫。9.如申请专利范围第8项之记忆体元件,其中至少一接触层是第1接触层和第2接触层,其中是在该侧壁表面上沈积该第1接触层,并在该第1接触层上方沈积该第2接触层。10.如申请专利范围第8项之记忆体元件,其中试沈积方式是一致沈积(conformal depositing)。11.如申请专利范围第8项之记忆体元件,其中该蚀刻方式是各向异性蚀刻。12.如申请专利范围第8项之记忆体元件,其中该第1接触层之电阻是小于该第2接触层之电阻。13.如申请专利范围第1项之记忆体元件,其中该传导侧壁衬垫是含有第1侧壁层,及在该第1侧壁层,及在该第1侧壁层上方所形成之第2侧壁层。14.如申请专利范围第13项之记忆体元件,其中该第1侧壁层之电阻是小于该第1侧壁层之电阻。15.如申请专利范围第13项之记忆体元件,其中该第1侧壁层是与该记忆体材料相邻。16.如申请专利范围第15项之记忆体元件,其中该第2侧壁层是远离该记忆体材料。17.如申请专利范围第4项之记忆体元件,其中该第2侧壁层之顶部是与该记忆体材料相邻。18.如申请专利范围第11项之记忆体元件,其中该第1侧壁层之顶部是远离该记忆体材料。19.如申请专利范围第1项之记忆体元件,其中该传导侧壁衬垫是具有一个与该记忆体材料相邻之狭窄宽度。20.如申请专利范围第1项之记忆体元件,其中该大量记忆体材料是含有至少一种硫属(chalcogen)元素。21.如申请专利范围第20项之记忆体元件,其中是从由碲(Te),硒(Se)所组成之族群来选择至少一种硫属元素。22.如申请专利范围第20项之记忆体元件,其中该记忆体材料是进一步含有至少一种元素,该元素是从由下列者所组成之族群来选择:锗(Ge),锑(Sb),铋(Bi),铅(Pb),锡(Sn),砷(As),硫(S),矽(Si),磷(P),氧(O),及其混合物或合金者。23.如申请专利范围第20项之记忆体元件,其中该记忆体材料是进一步含有至少一种过渡金属元素。24.一种电气运作记忆体元件,是含有:大量相位变更记忆体材料,及第1和2接触端,是能供应一个电气信号到该记忆体材料,该第1接触端是含有一接触层,该接触层是具有一个与该大量记忆体材料相邻之边缘。25.如申请专利范围第24项之记忆体元件,其中该接触层是一薄膜层(thin-film layer)。26.如申请专利范围第24项之记忆体元件,其中该接触层是呈实质垂直设置。27.如申请专利范围第24项之记忆体元件,其中该接触层是平面。28.如申请专利范围第27项之记忆体元件,其中该接触层是呈实质水平设置。29.如申请专利范围第24项之记忆元件,其中是在一个侧壁表面上形成该接触层。30.如申请专利范围第29项之记忆体元件,其中是从由下列者所组成之族群来选择该侧壁表面:沟槽侧壁表面,贯孔侧壁表面,及柱形物侧壁表面。31.如申请专利范围第24项之记忆体元件,其中该第1接触端是一个传导侧壁衬垫。32.如申请专利范围第24项之记忆体元件,其中接触层是一个类似杯形表面,其具有一个与该忆体材料相邻之开口端。33.如申请专利范围第24项之记忆体元件,其中界于该接触层和该记忆体材料之间的接触区域是圆环形。34.如申请专利范围第24项之记忆体元件,其中该边缘是环绕该记忆体材料之一个截面部分。35.如申请专利范围第24项之记忆体元件,其中该大量记忆体材料是含有至少一种硫属(chalcogen)一元素。36.如申请专利范围第35项之记忆体元件,其中是由碲(Te),及硒(Se)所组成之族群来选择至少一种硫属元素。37.如申请专利范围第35项之记忆体元件,其中该记忆体材料进一步含有至少一种元素,该元素是从由下列所组成之族群来选择:锗(Ce),锑(Sb),铋(Bi),铅(Pb),锡(Sn),砷(As),硫(S),矽(Si),磷(P),氧(O),及其混合物或合金者。38.如申请专利范围第35项之记忆体元件,其中该记忆体材料进一步含有至少一种过渡金属元素。39.一种能电气程式化之单一晶胞记忆体元件,其含有:大量相位变更记忆体材料;及第1和2接触端,是能供应一个电气信号到该记忆体材料,至少该等接触端之一者是能使与该记忆体材料相邻之电流密度最大化,并且能使该记忆体材料流到至少一个接触端之热能最小化。图式简单说明:图1是一个本发明之一记忆体装置的截面图,其是含有传导侧壁衬垫;图2是一个本发明之一记忆体阵列的截面图,其是与该通道长度平行,并含有传导侧壁衬垫;图3是一个本发明之一记忆体阵列的截面图,其是与该通道宽度平行,并含有传导侧壁衬垫;图4是一个本发明之一记忆体阵列的电路图;图5A到5O是图示电路截面图,其是图示用于制造本发明之记忆体阵列的制造步骤序列;图6是一个截面图,经由该记忆体阵列之宽度,是图示本发明之一记忆体阵列,其含有狭窄传导侧壁衬垫;图7是一个本发明之一记忆体装置截面图,其含有双层传导侧壁衬垫;图8A到8E是图示电路截面图,其是图示用于制造一个含有双层传导侧壁衬垫之忆体装置制造步骤序列;图9是一个本发明之一记忆体元件的立体图,其含有一个在一贯孔所形成之传导侧壁衬垫;图10A是一个本发明之一记忆体元件的立体图,其含有一个杯形表面,该杯形表面是具有一个开口并与该记忆体材料相邻;图10B是一个本发明之一记忆体的截面图,其含有一个杯形表面,该杯形表面是具有一个开口并与该记忆体材料相邻;图11A是一个具有一接触端之记忆体元件的立体图,该接触端是一层与该记忆体材料相邻之接触层;及图11B是一个具有一接触端之记忆体元件的截面图,该接触端是一层与该记忆体材料相邻之接触层。 |
