| 主权项 |
1.一种闸控时脉树合成的方法,用以在一积体电路中合成一电路结构,该电路结构包括一时脉驱动器、复数个闸控讯号各耦接至一对应之控制闸、复数个第一被驱动元件、以及复数个第二被驱动元件,其中该些第一被驱动元件各受控于该些闸控讯号之一,该方法包括:依据受控于各该些闸控讯号之该些第一被驱动元件分成复数个被驱动元件组;将该些被驱动元件组各经由一第一缓冲器耦接至该些控制闸之一;将该些第二被驱动元件经由一第二缓冲器耦接至该时脉驱动器;以及将该些控制闸耦接至该时脉驱动器。2.如申请专利范围第1项所述之方法,其中该些第一被驱动元件系复数个正反器。3.如申请专利范围第1项所述之方法,其中该些第一被驱动元件系复数个栓锁器。4.如申请专利范围第1项所述之方法,其中该些第二被驱动元件系复数个正反器。5.如申请专利范围第1项所述之方法,其中该些第二被驱动元件系复数个栓锁器。6.如申请专利范围第1项所述之方法,其中该些控制闸系复数个“及闸"。7.如申请专利范围第1项所述之方法,其中该些控制闸系复数个“或闸"。8.一种闸控时脉树合成的方法,用以合成一电路结构,该电路结构包括复数个闸控讯号,该方法包括:将该些闸控讯号各耦接至一对应之控制闸;依据受控于各该些闸控讯号之复数个第一被驱动元件分成复数个被驱动元件组;将该些被驱动元件组各经由一第一缓冲器耦接至对应之各该些控制闸;将复数个第二被驱动元件经由一第二缓冲器耦接至一时脉驱动器;以及将该些控制闸耦接至该时脉驱动器。9.如申请专利范围第8项所述之方法,其中该些第一被驱动元件系复数个正反器。10.如申请专利范围第8项所述之方法,其中该些第一被驱动元件系复数个栓锁器。11.如申请专利范围第8项所述之方法,其中该些第二被驱动元件系复数个正反器。12.如申请专利范围第8项所述之方法,其中该些第二被驱动元件系复数个栓锁器。13.如申请专利范围第8项所述之方法,其中该些控制闸系复数个“及闸"。14.如申请专利范围第8项所述之方法,其中该些控制闸系复数个“或闸"。15.一种闸控时脉树合成之电路结构,包括:一时脉驱动器,产生一时脉讯号的输出;复数个控制闸,该些控制闸各接收一对应之闸控讯号与该时脉讯号;复数个第一缓冲器,该些第一缓冲器各接收该些控制闸之一的输出;复数个第二缓冲器,该些第二缓冲器各接收该时脉讯号;复数个第一被驱动元件,各接收该第一缓冲器之输出;以及复数个第二被驱动元件,各接收该第二缓冲器之输出。16.如申请专利范围第15项所述之电路结构,其中该些第一被驱动元件系复数个正反器。17.如申请专利范围第15项所述之电路结构,其中该些第一被驱动元件系复数个栓锁器。18.如申请专利范围第15项所述之电路结构,其中该些第二被驱动元件系复数个正反器。19.如申请专利范围第15项所述之电路结构,其中该些第二被驱动元件系复数个栓锁器。20.如申请专利范围第15项所述之电路结构,其中该些控制闸系复数个“及闸"。21.如申请专利范围第15项所述之电路结构,其中该些控制闸系复数个“或闸"。22.一种闸控讯号合成之方法,用以接收一第一讯号并合成一电路结构,该电路结构包括复数个闸控讯号,该方法包括:将该些闸控讯号各耦接至一对应之控制闸;依据受控于各该些闸控讯号之复数个第一被驱动元件分成复数个被驱动元件组;将该些被驱动元件组各经由一第一缓冲器耦接至对应之各该些控制闸;将复数个第二被驱动元件经由一第二缓冲器耦接至该第一讯号;以及将该些控制闸耦接至该第一讯号。23.如申请专利范围第22项所述之方法,其中该些第一被驱动元件系复数个正反器。24.如申请专利范围第22项所述之方法,其中该些第一被驱动元件系复数个栓锁器。25.如申请专利范围第22项所述之方法,其中该些第二被驱动元件系复数个正反器。26.如申请专利范围第22项所述之方法,其中该些第二被驱动元件系复数个栓锁器。27.如申请专利范围第22项所述之方法,其中该些控制闸系复数个“及闸"28.如申请专利范围第22项所述之方法,其中该些控制闸系复数个“或闸"。图式简单说明:第1图绘示乃传统闸控时脉树的合成示意图;第2图绘示乃另一传统闸控时脉树的合成示意图;以及第3图绘示依照本发明一较佳实施例的一种闸控时脉树的合成示意图。 |
