| 主权项 |
1.一种半导体积体电路,其特征在于具有:至少一个记忆体电路;以及用以执行切换外部位址与上述记忆体电路的内部位址之分配之结构更改电路。2.如申请专利范围第1项之半导体积体电路,其中之结构更改电路具有:列位址切换电路,其系使用用以执行切换外部列位址与固定电位之第一多工器群所构成,用以产生互异之两种内部列位址;以及行位址切换电路,其系使用用以执行切换外部行位址与固定电位之第二多工器群所构成,用以产生互异之两种内部行位址。3.如申请专利范围第1项之半导体积体电路,其中之结构更改电路系在通常操作模式与测试模式下用以执行外部位址与上述记忆体电路的内部位址间之分配。4.如申请专利范围第1项之半导体积体电路,其中积体形成复数个记忆体电路,且上述结构更改电路系在测试模式下对复数个记忆体电路以藉由外部位址之递增可连续地进行存取之方式分配内部位址。图式简单说明:第一图系显示本发明之一实施形态之记忆体并合LSI中记忆体巨集之结构与其位址分配之图。第二图系关于同实施形态之记忆体巨集显示其他之结构与其位址分配之图。第三图系显示同实施形态之列侧结构更改电路与列解码器部之结构图。第四图系显示同实施形态之行侧结构更改电路与行解码器部之结构图。第五图系显示使用于第四图之多工器结构图。第六图系显示互异的制品上之三个记忆体巨集之结构例子图。第七图系显示将同三个记忆体巨集之结构加以变更之例子图。第八图系显示将同三个记忆体巨集之结构加以变更之其他例子图。第九图系显示其他实施形态之记忆体并合LSI中三个记忆体巨集之结构图。第十图系显示同实施形态之记忆体巨集结构更改情形之图。第十一图系显示同实施形态之行侧结构更改电路与行解码器之结构图。第十二图系显示其他实施形态之行侧结构更改电路之结构图。 |
