| 主权项 |
1.一种延迟闭锁回路电路,包含:延迟线,用于根据控制信号透过该延迟线来提供延迟,该延迟线系跨接输入节点与输出节点;延迟元件,连接于该输入节点,该延迟元件用于提供预定之延迟値于来自该输入节点之输入信号以提供延迟之输入信号;以及相位比较器,连接于该输出节点及该延迟元件,用于比较相位差于输出信号与延迟之输入信号间,且用于输出该控制信号到该延迟线,使得该延迟线提供预定之延迟値于跨接该输入与输出节点之该延迟线。2.如申请专利范围第1项之延迟闭锁回路电路,其中该控制信号系数位信号。3.如申请专利范围第1项之延迟闭锁回路电路,其中该控制信号系传输至其他电路。4.如申请专利范围第3项之延迟闭锁回路电路,其中该控制信号系算术地处理以提供能够成比例于该控制信号之延迟到其他控制线之改变的控制信号。5.如申请专利范围第1项之延迟闭锁回路电路,其中该延迟线含有由该控制信号所控制之电晶体。6.如申请专利范围第1项之延迟闭锁回路电路,其中该输入信号系时脉信号。7.如申请专利范围第1项之延迟闭锁回路电路,尚包含用于储存之暂存器以储存该控制信号。8.一种延迟闭锁回路电路,包含:输入节点,用于接收延迟之输入信号;第一延迟之闭锁回路,具有第一延迟线,连接于该输入节点及第一节点;第一延迟元件,连接于该第一节点及第一相位比较器,该相位比较器用于提供第一控制信号以用于设定该第一延迟线之延迟;含有第二延迟闭锁回路之该第一延迟元件尚包含:第二延迟线,用于根据第二控制信号透过第二延迟线来提供延迟,该延迟线系跨接于该相位比较器与该输入节点;第二延迟元件,连接于该输入节点,该第二延迟元件用于提供预定之延迟値于来自该第一节点之第一节点信号以提供延迟之第一节点信号;以及第二相位比较器,连接于该第一相位比较器及该第二延迟元件,用于比较相位差于来自该第二延迟线之输出与延迟之第一节点信号间,该第二相位比较器用于输出该第二控制信号到该第二延迟线,使得该第二延迟线输出预定之延迟値且透过该第一延迟线来该输入与第一节点间之延迟。9.如申请专利范围第8项之延迟闭锁回路电路,其中该第二控制信号系数位信号。10.如申请专利范围第8项之延迟闭锁回路电路,尚包含:第三延迟线,连接于该第一节点,该第三延迟线用于提供一微小之预定延迟値,该第三延迟线提供由该第二控制信号之所算术地改变之信号所控制之微小之预定延迟値,藉此补偿该第二及第三延迟线之延迟中的物理变化。11.如申请专利范围第10项之延迟闭锁回路电路,尚包含:或(OR)闸,用以逻辑地组合该第三延迟线之输出与第一节点上之信号,使得输出自该或闸之时脉系修饰自该输入信号。12.如申请专利范围第10项之延迟闭锁回路电路,其中该所算术地改变之信号系该第一与第二控制信号之加和的一半,以及该第三延迟线中之延迟系该第一与第二延迟线之加和的延迟之一半。13.如申请专利范围第8项之延迟闭锁回路电路,尚包含:暂存器,用于储存该第二控制信号,执行算术的操作及传输该第二控制信号及其该所算术地改变之部分到其他电路。14.如申请专利范围第8项之延迟闭锁回路电路,其中该第二延迟元件含有被动装置,其在该延迟闭锁回路之前及之后模拟电路延迟。15.一种时脉电路,包含:输入节点,用于接收来自接收器之延迟的输入信号;第一延迟之闭锁回路,具有第一延迟线,连接于该输入节点及第一节点;第一延迟元件,连接于该第一节点及第一相位比较器,该相位比较器用于提供第一控制信号以用于设定该第一延迟线之延迟,该第一相位比较器连接于该输入节点;含有第二延迟闭锁回路之该第一延迟元件尚包含:第二延迟线,用于根据第二控制信号透过该第二延迟线来提供延迟,该延迟线系连接于该第一相位比较器及该第一节点;第二延迟元件,连接于该输入节点,该第二延迟元件用于提供预定之延迟値到来自该第一节点之第一节点信号而提供延迟之第一节点信号;以及第二相位比较器,连接于该第一相位比较器及该第二延迟元件,用于比较来自该第二延迟线之输出与延迟之第一节点信号间之相位差,该第二相位比较器用于输出该第二控制信号到第二延迟线,使得该第二延迟线输出预定之延迟値及透过该第一延迟线来补偿该输入节点与该第一节点间之延迟;第三延迟线,连接于该第一节点,该第三延迟线用于提供微小之预定延迟値,该第三延迟线提供由该第二控制信号之所算术地改变之信号所控制之微小预定延迟値,藉此补偿该第二及第三延迟线之延迟中的物理变化;OR(或)闸,用于逻辑地结合该第三延迟线之输出与该第一节点上之信号,使得输出自该OR闸之时脉修饰自该输入信号;以及正反器,由该时脉所致能以准许资料透过该正反器传送至驱动器。16.如申请专利范围第15项之时脉电路,尚包含暂存器,用于储存该第二控制信号,用于执行算术运算及用于传输该第二控制信号及其所算术改变之部分至其他电路。17.如申请专利范围第15项之时脉电路,其中该第二控制信号系数位信号。18.如申请专利范围第15项之时脉电路,其中该所算术地改变之信号系该第一与第二控制信号之加和的一半,以及该第三延迟线中之延迟系该第一与第二延迟线之加和的延迟之一半,输出自该OR闸之时脉系实质地相等于输入于输入节点处之时脉的两倍。19.如申请专利范围第15项之时脉电路,其中该第二延迟元件含有被动装置,该等被动装置模拟该接收器,该OR闸,该正反器及该驱动器之电路延迟。图式简单说明:第一图系习知技术之延迟闭锁回路之概略图;第二图系习知技术之具有代表由电路组件所引入之延迟的延迟元件之延迟闭锁回路之概略图;第三图系习知技术之用于提供时脉信号至正反器以用于闩锁资料之延迟闭锁回路之概略图;第四图系习知技术之用于提供双时脉信号至正反器以用于闩锁资料之延迟闭锁回路之概略图;第五图系根据本发明之用于指标产生之延迟闭锁回路之概略图;第六图系显示替换第四图中所示之延迟元件的延迟线之本发明一实施例之概略图;第七图系本发明另一实施例之概略图,显示第六图结合之延迟线与指标,第八图系本发明另一实施例之概略图,显示取代第七图中所示延迟元件之延迟线,该延迟线系由P所控制;第九图系本发明另一实施例之概略图,显示由第五图之延迟闭锁回路所取代之延迟元件;以及第十图系概略图,更详细地显示根据本发明之第五图的延迟闭锁回路。 |
