| 主权项 |
1.一种用来减少一金属氧化半导体(metal-oxidesemiconductor, MOS)电晶体之闸极氧化层(gate oxide)遭受电浆损害(plasma damage)的导流电路,该导流电路系设于一半导体晶片上,该半导体晶片上包含有一基底(substrate),该MOS电晶体设于该基底上,一介电层覆盖于该MOS电晶体上,以及该导流电路(bypass)设于该介电层之上,该导流电路包含有:一至少包含有一第一接触端与一第二接触端的导线,且该第一接触端电系连接于该MOS电晶体顶部之一闸极导电层,而该第二接触端则系电连接于该基底上之一掺杂区;以及一断电区域,设于该导线中,用来切断该导线与该MOS电晶体之电连接;其中该闸极氧化层中之离子系藉由该导线被导至该掺杂区内,以减少该闸极氧化层遭受电浆损害。2.如申请专利范围第1项之导流电路,其中该导线系由复数个接触插塞(contact plug)以及一金属层所构成。3.如申请专利范围第1项之导流电路,其中该导线系为一金属内连线(metal interconnect)之一部份。4.如申请专利范围第1项之导流电路,其中该断电区域系由多晶矽构成。5.如申请专利范围第1项之导流电路,其中该掺杂区系为一N型井(n-well)。6.如申请专利范围第1项之导流电路,其中该闸极氧化层中之离子藉由该导线与该掺杂区内之离子形成电性中和,以减少该闸极氧化层遭受电浆损害。7.一种减少一金属氧化半导体(MOS)电晶体之闸极氧化层遭受电浆损害的方法,该MOS电晶体系设于一半导体晶片之一基底上,该方法包含有下列步骤:于该基底上形成一介电层覆盖于该MOS电晶体上;于该介电层内蚀刻出一第一接触洞通达该MOS电晶体之顶部,以及一第二接触洞通达该基底上之一掺杂区;于该介电层上、该第一接触洞以及该第二接触洞内形成一导流电路(bypass),并于该导流电路中电连接一断电区域,使该MOS电晶体与该掺杂区形成电连接;以及于完成该MOS电晶体之制程后切断该断电区域之电连接;其中该闸极氧化层中之离子藉由该导流电路被导至该掺杂区内,以减少该闸极氧化层遭受电浆损害。8.如申请专利范围第7项之方法,其中该导流电路系由一金属层所构成。9.如申请专利范围第7项之方法,其中该导流电路系为一金属内连线之一部份。10.如申请专利范围第7项之方法,其中该断电区域系由多晶矽构成。11.如申请专利范围第7项之方法,其中该掺杂区系为一N型井(n-well)。12.如申请专利范围第7项之方法,其中切断该断电区域之方法系以一高温方式使该断电区域部份导线熔解而阻断电连接。13.如申请专利范围第7项之方法,其中切断该断电区域之方法系以一雷射光照射该断电区域。14.如申请专利范围第7项之方法,其中该闸极氧化层中之离子藉由该导流电路与该掺杂区内之离子形成电性中和,以减少该闸极氧化层遭受电浆损害。15.一种用来减少一金属氧化半导体(MOS)电晶体之闸极氧化层遭受电浆损害的导流(bypass)电路,该导流电路系设于一半导体晶片上,且该半导体晶片上包含有一基底,至少一MOS电晶体设于该基底上,该导流电路包含有:一至少包含有一第一接触端与一第二接触端的导线,且该第一接触端系电连接于该MOS电晶体之一闸极导电层,而该第二接触端则系电连接于该基底上之一掺杂区;以及一断电区域,设于该导线中,用来切断该导线与该MOS电晶体之电连接;其中该闸极氧化层中之离子系藉由该导线被导至该掺杂区内,以减少该闸极氧化层遭受电浆损害。16.如申请专利范围第15项之导流电路,其中该导线系由复数个接触插塞(contact plug)以及一金属层所构成。17.如申请专利范围第15项之导流电路,其中该导线系为一金属内连线(metal interconnect)之一部份。18.如申请专利范围第15项之导流电路,其中该断电区域系由多晶矽构成。19.如申请专利范围第15项之导流电路,其中该掺杂区系为一N型井(n-well)。20.如申请专利范围第15项之导流电路,其中该闸极氧化层中之离子藉由该导线与该掺杂区内之离子形成电性中和,以减少该闸极氧化层遭受电浆损害。图式简单说明:第一图至第四图为习知制作MOS电晶体的方法示意图。第五图为习知MOS电晶体进行自行对准矽化物制程的方法示意图。第六图至第十一图为本发明减少一金属氧化半导体(MOS)电晶体之闸极氧化层遭受电浆损害的方法示意图。 |
