| 主权项 |
1.一种同步型半导体记忆装置,包含:一记忆单元阵列,具有复数个用以记忆资料之记忆单元;一列选择电路,接受一为列解码器所解码之列位址信号而选择记忆单元阵列其中一行;一行选择电路,接受一为行解码器所解码之行位址信号而同时选择记忆单元阵列中之第一及第二行;第一与第二感测放大器,分别放大各为该列选择电路与该行选择电路所选择而被输出至第一与第二资料线之第一与第二资料;以及,一选择电路,用以分时输出该等为该第一与第二感测放大器所放大之第一与第二资料;其中,该第二感测放大器比该第一感测放大器还慢被活化。2.如申请专利范围第1项所述之半导体记忆装置,其还包含:一第一资料记忆电路,用以保持一为该第一感测放大器所放大之第一资料;以及一第二资料记忆电路,用以保持一为该第二感测放大器所放大之第二资料。3.如申请专利范围第1项所述之半导体记忆装置,其中用以活化该第二感测放大器之信号,系藉由一用以使一活化该第一感测放大器之信号有所延迟的第一延迟电路所产生。4.如申请专利范围第3项所述之半导体记忆装置,其中第一延迟电路之延迟量t1与周期时间(cycle time)Tcy之间,有0是≦t1≦Tcy/2之关系。5.如申请专利范围第3项所述之半导体记忆装置,其中该第二感测放大器之电晶体尺寸,比该第一感测放大器中之电晶体还小。6.如申请专利范围第2项所述之半导体记忆装置,其还具备有一第二延迟电路,其使该第二资料记忆电路之动作有所延迟,藉此,在该第一资料记忆电路取入资料后,该第二资料记忆电路才取入资料。7.如申请专利范围第6项所述之半导体记忆装置,其中第一延迟电路之延迟量t1.第二延迟电路之延迟量t2.以及周期时间Tcy之间的关系为0≦t1≦t2≦TCy/2。8.如申请专利范围第6项所述之半导体记忆装置,其中该第一资料记忆电路为一在该周期之前半周期期间,将一在第一控制时脉周期之上升缘时所输入之资料加以记忆之闩锁电路;该第二资料记忆电路为一在该周期之整个周期期间,将一在第二控制时脉周期之上升缘时所输入之资料加以记忆的暂存器电路。9.如申请专利范围第2项所述之半导体记忆装置,其中该第一资料记忆电路为一在该周期之前半周期期间,将一在控制时脉周期之上升缘时所输入之资料加以记忆之闩锁电路;该第二资料记忆电路为一在该周期之后半周期期间,将一在控制时脉周期之下降缘时所输入之资料加以记忆的闩锁电路。10.如申请专利范围第8项所述之半导体记忆装置,其中该第一延迟电路之延迟量为周期时间之约略一半。11.如申请专利范围第1项所述之半导体记忆装置,其中该第一延迟电路之延迟量为周期时间之约略一半。12.如申请专利范围第1项所述之半导体记忆装置,其中该选择电路会与系统时脉之上升缘与下降缘同步,而选择性输出该第一或第二资料。13.一种半导体记忆装置,具有:一记忆单元阵列,具有复数个用以记忆资料之记忆单元;第一与第二感测放大器,相对于一个输出端子并列而设,用以放大该等复数个记忆单元中所记忆之资料;一选择电路,用以选择该第一感测放大器与第二感测放大器所输出之资料之一而输出;第一延迟电路,使该第一感测放大器被活化之时序,与该第二感测放大器被活化之时序,相互错开;其中,该第一感测放大器与第二感测放大器输出资料之期间在半个周期时间以上。14.如申请专利范围第13项所述之半导体记忆装置,其中一用以活化该第二感测放大器之时序,比一用以活化该第一感测放大器之时序,还延迟约半个周期时间。15.一种同步型半导体记忆装置,其包含:一记忆单元阵列,具有复数个用以记忆资料之记忆单元;一列选择电路,接受一为列解码器所解码之列位址信号而选择记忆单元阵列其中一行;一行选择电路,接受一为行解码器所解码之行位址信号而同时选择记忆单元阵列中之复数行;复数个感测放大器,用以放大该列选择电路与该行选择电路所选择而被输出至复数条资料线上之复数笔资料;以及,一选择电路,用以一次一个地分时输出该等为该等感测放大器所放大之复数笔资料;其中,该等复数感测放大器被活化之时序不一致。16.如申请专利范围第15项所述之半导体记忆装置,其中该等复数个感测放大器由一第一感测放大器与一第二感测放大器所组成,且该第一感测放大器所放大之第一资料,会在时脉高期间被选择而被输出,而该第二感测放大器所放大之第二资料则会在时脉低期间被选择而被输出。图式简单说明:第一图为方块图,显示习知对应于双资料流率模式之半导体记忆装置之构成。第二图为方块图,显示习知具有一双资料流率模式之半导体记忆装置的输出控制部。第三图(A)-第三图(F)为波形图,显示从习知半导体记忆装置读出资料时之动作。第四图为方块图,显示一根据本发明之半导体记忆装置之第一实施例而成之双资料流率模式半导体记忆装置的构成。第五图为方块图,显示一根据本发明之半导体记忆装置之第一实施例而成之输出控制部的构成。第六图为电路图,显示第五图之方块图所示感测放大器与延迟电路之构成的具体电路例。第七图(A)-第七图(G)为一波形图,显示从一具有第六图构成之输出控制部的半导体记忆装置读出资料时之动作。第八图为方块图,显示一根据本发明之半导体记忆装置之第二实施例而成之双资料流率模式半导体记忆装置的输出控制部。第九图为方块图,用以说明一根据本发明之半导体记忆装置之第二实施例而成之输出控制部的构成。第十图为电路图,显示出一表示本发明第二实施例所揭输出控制部之输出暂存器构成的具体电路例。第十一图为方块图,显示本发明之半导体记忆装置之第二实施例中之输出控制部。第十二图(A)-第十二图(K)为波形图,用以说明第十一图所示输出控制部之动作。第十三图为方块图,显示本发明之半导体记忆装置之第三实施例中之输出控制部。第十四图(A)-第十四图(J)为波形图,显示一从具有第十三图所示构成之输出控制部的半导体记忆装置,读出资讯时之动作。第十五图为方块图,显示本发明所揭半导体记忆装置之第四实施例下之输出控制部。第十六图(A)-第十六图(F)为波形图,显示一从具有第十五图所示构成之输出控制部的半导体记忆装置中,读出资讯时之动作。 |
