| 主权项 |
1.一种高速处理器系统,包括: 一CPU具有一第一快取记忆体; 一第二快取记忆体排列在低于该CPU层次级之层次 级,该第二快取记忆体具有一第一MPU;及 复数个主记忆体连接至该第二快取记忆体且互相 平行排列,各该主记忆体具有设置一第二MPU之第三 快取记忆体; 其中各该第一MPU及该第二MPU皆具有一快取记忆体 逻辑功能及一处理器功能,藉以能分散式同时处理 。2.如申请专利范围第1项之高速处理器系统,其中 该第三快取记忆体具有比该第二快取记忆体大之 线大小,而该第二快取记忆体具有比该第一快取记 忆体大之线大小。3.如申请专利范围第1项之高速 处理器系统,其中该第一MPU及该第二MPU与该CPU二元 式相容。4.如申请专利范围第1项之高速处理器系 统,其中藉由一个一致快取记忆体而实施各该第二 快取记忆体及该第三快取记忆体。5.如申请专利 范围第1项之高速处理器系统,其中从该CPU存取该 第二快取记忆体作为一第二快取记忆体,及从该第 一MPU存取该第二快取记忆体作为一第一快取记忆 体。6.如申请专利范围第1项之高速处理器系统,其 中从该CPU存取该等第三快取记忆体作为诸第三快 取记忆体,从该第一MPU存取该等第三快取记忆体作 为诸第二快取记忆体,及从该第二MPU存取该等第三 快取记忆体作为诸第一快取记忆体。7.如申请专 利范围第1项之高速处理器系统,其中该第一MPU及 该第二MPU执行之各资料处理系根据一控制协定而 执行,该协定由该CPU给予之预撷取指令或智慧预撷 取指令所携带。8.如申请专利范围第1项之高速处 理器系统,其中各该第一MPU及该第二MPU视资料传送 大小及资料传送频率而选择性执行资料处理。9. 如申请专利范围第1项之高速处理器系统,其中该 第一MPU藉由使用储存在该复数个主记忆体中之资 料及程式而主要执行整体传送处理或低计算级及 高传送率处理。10.如申请专利范围第1项之高速处 理器系统,其中该各该第二MPU藉由使用储存在结合 之单一主记忆体中之资料及程式而主要执行区域 物件处理。11.如申请专利范围第1项之高速处理器 系统,其中藉由一DRAM而实施该主记忆体,及藉由一 SRAM而实施各该第一快取记忆体及该第二快取记忆 体。12.如申请专利范围第1项之高速处理器系统, 其中在一单晶片中当成ASIC-DRAM来实施。13.一种使 用一高速处理器系统之方法,该系统包括:一CPU具 有一第一快取记忆体,一第二快取记忆体排列在低 于该CPU层次级之层次级,该第二快取记忆体具有一 第一MPU,及复数个主记忆体连接至该第二快取记忆 体且互相平行排列,各该主记忆体具有设置一第二 MPU之第三快取记忆体,该方法包括: 令该CPU主要执行高层算术处理; 令该第一MPU主要执行高层算术处理,及低层计算与 高传送速率处理;及 令一该第二MPU藉由使用储存在与第二MPU结合之该 主记忆体之资料及程式而主要执行区域物件处理, 因而执行分散式同时处理。14.如申请专利范围第 13项之使用一高速处理器系统之方法,其中藉由该 第一MPU及该第二MPU执行之各资料处理是根据一控 制协定而执行,该协定由该CPU给予之预撷取指令或 智慧预撷取指令所携带。15.如申请专利范围第13 项之使用一高速处理器系统之方法,其中用一个示 一程式种类可控制该高速处理器。16.如申请专利 范围第13项之使用一高速处理器系统之方法,其中 当至少一该第一MPU及该第二MPU执行一资料处理功 能以处理资料时,MPU所属之区块即维持快取出。17. 一种电脑可读取及电脑可执行处理程式,用于一高 速处理器系统其包括:一CPU具有一第一快取记忆体 ,一第二快取记忆体排列在低于该CPU层次级之层次 级,该第二快取记忆体具有一第一MPU,及复数个主 记忆体连接至该第二快取记忆体且互相平行排列, 各该主记忆体具有设置一第二MPU之第三快取记忆 体,该电脑可读取及电脑可执行处理程式包括: 一控制协定以一预撷取或一智慧预撷取指令为内 容,要从该CPU给予至该MPU及该第二MPU; 其中该第一MPU藉由使用该复数个主记忆体中储存 之资料及程式而主要执行整体传送处理,或低层计 算与高传送速率处理;及 其中该第二MPU藉由使用储存在结合之数一主记忆 体中之资料及程式而主要执行区域物件处理,因而 执行分散式同时处理。18.一种高速处理器系统,包 括: 一CPU具有一第一快取记忆体;及 复数个主记忆体与该CPU连接且互相平行排列,各该 主记忆体具有设置一MPU之第二快取记忆体; 其中各该MPU皆具有一快取记忆体逻辑功能及一处 理器功能,藉以能分散式同时处理。19.如申请专利 范围第18项之高速处理器系统,其中藉由一个一致 快取记忆体而实施各该第二快取记忆体。20.如申 请专利范围第18项之高速处理器系统,其中从该CPU 存取该等第二快取记忆体作为一第二快取记忆体, 及从该等MPU存取该等第二快取记忆体作为第一快 取记忆体。21.如申请专利范围第18项之高速处理 器系统,其中MPU执行之资料处理系根据一控制协定 而执行,该协定由该CPU给予之预撷取指令或智慧预 撷取指令所携带。22.如申请专利范围第18项之高 速处理器系统,其中各该等MPU藉由使用储存在结合 之单一主记忆体之资料及程式而主要执行区域物 件处理。23.如申请专利范围第18项之高速处理器 系统,其中藉由诸DRAM而实施该等主记忆体,及藉由 一SRAM而实施各该第一快取记忆体及该等第二快取 记忆体。24.如申请专利范围第18项之高速处理器 系统,其中在一单晶片中当成ASIC-DRAM来实施。图式 简单说明: 第一图是习用平行处理器的方块图。 第二图是本发明实施例的方块图。 第三图的方块图显示DRAM,MPU及快取记忆体的晶片 配置实例。 第四图的方块图显示第二快取记忆体及MPU的内部 结构。 第五图的图形说明一般快取记忆体模式中的资料 流动。 第六图的图形说明区域物件分散式执行中的资料 流动。 第七图的图形说明第二快取记忆体执行的传送处 理中的资料流动。 第八图说明一智慧预撷取指令。 第九图的图形显示ASIC DRAM的晶片系统。 |
