| 摘要 |
<p>본 발명은 메모리셀 커패시터 제조방법에 관한 것으로, 종래에는 셀영역에 형성되는 커패시터로 인해 셀영역과 주변영역이 단차를 갖게 되어 후속 사진식각등의 공정진행이 어려운 문제점과; 셀영역의 커패시터 하부에 패터닝되는 비트라인으로 인해 스토리지 노드의 크기가 제한을 받게 되어 커패시터 용량증가에 한계가 있는 문제점이 있었다. 따라서, 본 발명은 캡과 측벽 절연막을 갖는 게이트가 이격 패터닝된 셀영역과 주변영역의 반도체기판 상부에 제1층간절연막을 형성하고, 셀영역의 게이트 이격영역을 식각한 다음 도전성 물질을 채워 셀플러그를 형성하는 공정과; 상기 결과물의 상부에 제2층간절연막을 형성한 다음 상기 셀플러그의 일부 및 주변영역의 게이트 이역영역이 노출되도록 식각하고, 상부에 도전성물질과 제1질화막을 형성한 다음 패터닝하여 셀영역 비트라인 및 주변영역 제1배선을 형성하는 공정과; 상기 결과물의 상부에 제2질화막을 증착하고, 선택적으로 식각하여 비트라인과 제1배선의 측벽을 형성한 다음 상부에 제3층간절연막을 형성하고, 주변영역의 반도체기판, 제1배선 또는 게이트가 노출되도록 적층된 제3∼제1층간절연막을 선택적으로 식각하는 공정과; 상기 결과물의 상부에 금속물질을 증착한 다음 사진식각을 실시하여 주변영역의 식각된 영역과 접속되는 제2배선을 형성하는 공정과; 상기 결과물의 상부에 제1산화막, 제3질화막 및 제2산화막을 순차적으로 형성한 다음 상기 비트라인이 형성되지 않은 셀플러그가 노출되도록 자기정렬되는 콘택 방식으로 식각하는 공정과; 상기 결과물의 상부에 도전성물질과 제3산화막을 형성하여 식각된 영역을 채운 다음 상기 제2산화막이 노출될때까지 평탄화를 실시하고, 노출된 제2,제3산화막을 제거하여 각각의 셀플러그가 전기적으로 격리되도록 스토리지 노드를 형성하는 공정과; 상기 스토리지 노드 상에 유전막과 플레이트 전극을 형성하는 공정으로 이루어지는 메모리셀 커패시터 제조방법을 통해 셀영역과 주변영역의 단차를 최소화할 수 있게 되어 후속공정을 용이하게 진행할 수 있는 효과와; 스토리지 노드의 면적을 최대화하여 커패시턴스를 향상시킬 수 있는 효과가 있다.</p> |
