| 主权项 |
1.一种在复数个指令源中任一个与复数个指令接收槽中任一个之间追指令之装置,该装置包含:一指令目录,该指令目录系位于一多重输入全相关转移快取中,该转移快取系连接至该复数个指令源中每一个及该复数个指令接收槽中每一个,该复数个指令源及该复数个指令接收槽包含各种快取及记忆体,该指令目录从该复数个指令源中任一个接收指令,从该复数个指令接收槽中任一个接收信号,根据该指令与该收到信号而产生对应该指令之状态资讯,及储存该状态资讯,该状态资讯指示要将该指令传送到那一指令接收槽,该指令接收槽是否已接受该指令,及该指令接收槽是否已完成该指令之处理。2.根据申请专利范围第1项之装置,其中该状态资讯包括对应各指令接收槽之传送位元,撷取位元,与完成位元,该传送位元指示开启时一指令要传送到对应指令接收槽,该撷取位元指示该对应指令接收槽已接受该指令以处理,而该完成位元指示该对应指令接收槽已完成处理该指令。3.根据申请专利范围第2项之装置,其中该指令目录根据该收到信号而开启各指令接收槽之该传送位元,该撷取位元,与该完成位元。4.根据申请专利范围第1项之装置,其中该指令目录产生该状态资讯,以便即使同时传送到多重指令接收槽时,仍可追该指令。5.根据申请专利范围第2项之装置,其中该指令目录包含:一指令缓冲器,具有多个目录输入并储存该指令与相关状态资讯在该等目录输入之一,该状态资讯更包括使用中位元以指示一目录输入是否在使用,其储存一指令与相关状态资讯;及自由缓冲器逻辑,监测各目录输入之该使用中位元,该传送位元,该撷取位元,与该完成位元,根据该监测而判定要将那一该目录输入关闭,并根据该监测与判定而指示该指令目录上那一目录输入系未使用,且可用以储存指令与相关状态资讯。6.根据申请专利范围第5项之装置,其中该自由缓冲器逻辑于设定该使用中位元,及未设定该传送位元,该撷取位元,与该完成位元时,判定一目录输入为关闭。7.根据申请专利范围第2项之装置,其中该指令目录包含:一指令缓冲器,具有多个目录输入并储存该指令与相关状态资讯在该等目录输入之一,该状态资讯更包括使用中位元以指示一目录输入是否在使用,其储存一指令与相关状态资讯;及自由缓冲器逻辑,监测该传送位元,该撷取位元,与该完成位元,根据该监测而指示该指令目录上那一目录输入系未使用,且可用以储存指令与相关状态资讯,并根据该监测而判定一错误情况。8.根据申请专利范围第7项之装置,其中该自由缓冲器逻辑于目录输入中未设定该传送位元中之位元及该完成位元中之位元时,其对应该撷取位元中之位元设定,即判定一错误情况。9.根据申请专利范围第7项之装置,其中该自由缓冲器逻辑于目录输入设定一传送位元与对应之完成位元时,即判定一错误情况。10.根据申请专利范围第7项之装置,其中该自由缓冲器逻辑于目录输入中,分别地该传送位元都为0而该撷取位元不等于该完成位元时,即判定一错误情况。11.一种在复数个指令源中任一个与复数个指令接收槽中任一个之间追处理指令之方法,该方法包含:(a)从该复数个指令源中任一个接收一指令,该复数个指令源中任一个系连接至一多重输入全相关转移快取;(b)从该复数个指令接收槽中任一个接收信号,该复数个指令接收槽中任一个系连接至该多重输入全相关转移快取,该复数个指令源及该复数个指令接收槽包含各种快取及记忆体;(c)根据该指令与该收到信号而产生该指令之状态资讯,该状态资讯指示要将该指令传送到该复数个指令接收槽的那一个,该指令接收槽是否已接受该指令,及该指令接收槽是否已完成该指令之处理;及d)储存该状态资讯在该转移快取的一指令缓冲器中。12.根据申请专利范围第11项之方法,其中该状态资讯包括对应各指令接收槽之传送位元,撷取位元,与完成位元,该传送位元指示开启时一指令要传送到对应指令接收槽,该撷取位元指示该对应指令接收槽已接受该指令以处理,而该完成位元指示该对应指令接收槽已完成处理该指令。13.根据申请专利范围第12项之方法,更包含:(e)根据该收到信号而开启各指令接收槽之该传送位元,该撷取位元,与该完成位元。14.根据申请专利范围第13项之方法,更包含:(f)当各指令接收槽之该传送位元关闭时判定完成一指令之处理,以及各指令接收槽之该撷取指令位元状态匹配对应完成位元状态。15.根据申请专利范围第11项之方法,其中该步骤(c)产生该状态资讯,以便即使同时传送到多重指令接收槽时,仍可追该指令。16.根据申请专利范围第12项之方法,其中该步骤(d)储存该指令与相关状态资讯在包括于该指令缓冲器中之多个目录输入之一,该状态资讯更包括使用中位元以指示一目录输入是否在使用,其储存一指令与相关状态资讯;且更包含,(e)监测各目录输入之该使用中位元,该传送位元,该撷取位元,与该完成位元;(f)根据该步骤(e)中之该监测而判定要将那一该目录输入关闭;及(g)根据该监测与该步骤(e)与(f)中之判定而指示该步骤(d)上那一目录输入系未使用,且可用以储存指令与相关状态资讯。17.根据申请专利范围第16项之方法,其中该步骤(f)于设定该使用中位元,及未设定该传送位元,该撷取位元,与该完成位元时,判定一目录输入为关闭。18.根据申请专利范围第12项之方法,其中该步骤(d)储存该指令与相关状态资讯在包括于该指令缓冲器中之多个目录输入之一,该状态资讯更包括使用中位元成指示一目录输入是否在使用,其储存一指令与相关状态资讯;且更包含,(e)监测该传送位元,该撷取位元,与该完成位元;(f)根据该步骤(e)中之该监测而指示该步骤(d)上那一目录输入系未使用,且可用以储存指令与相关状态资讯;及(g)基于步骤(e)之该监测而判定一错误情况。19.根据申请专利范围第18项之方法,其中该步骤(g)于目录输入中,未设定该传送位元中之位元及该完成位元中之位元时,其对应该撷取位元中之位元设定,即判定一错误情况。20.根据申请专利范围第18项之方法,其中该步骤(g)于目录输入中,设定一传送位元与对应之完成位元时,即判定一错误情况。21.根据申请专利范围第18项之方法,其中该步骤(g)于目录输入中,分别地该传送位元都为0而该撷取位元不等于该完成位元时,即判定一错误情况。图式简单说明:第一图是根据本发明之转移快取记忆体的高阶图形;第二图是第一图所示转移快取记忆体目录之高阶图形;第三图A与第三图B分别说明第二图所示L1与L2指令接受者与依存指令逻辑之详细图形;第四图A说明第二图所示L1与系统滙流排指令伫列与传送逻辑之详细图形;第四图B说明第二图所示L2指令伫列与传送逻辑之详细图形;第五图说明第二图所示自由缓冲器逻辑之详细图形;第六图A说明指令缓冲器中之目录输入;第六图B说明目录输入中的使用与追资讯;第六图C说明传送,接受指令,与完成位元;第七图说明第一图的资料缓冲器;及第八图说明在处理L1快取记忆体发出的撷取指令时的传送,接受指令,与完成位元等状态。 |
