| 主权项 |
1.一种具有分段行电子可程式记忆体之积体电路,包含:多个记忆体单元,耦合至行分段;一行分段选择电晶体,耦合至该行分段与该记忆体之一全部行之间;及一行分段门闩,用于耦合于高电压电源与该行分段之间,经此一耦合一高电压加至行分段用于对相关该记忆体单元做高电压记忆体运作。2.如申请专利范围第1项之积体电路,其中该行分段选择电晶体为一低电压电晶体。3.如申请专利范围第2项之积体电路,其中该程式行分段门闩包含:一第一高电压转换电晶体,其具有其电流流通端子耦合至该高电压电源与该行分段之间;及一控制电晶体,耦合至该第一高电压电晶体,用以当在高电压记忆体运作时控制使该第一电晶体导通。4.如申请专利范围第3项之积体电路,其中该控制电晶体包含一反相器。5.如申请专利范围第3项之积体电路,其中该控制电晶体包含第二及第三高电压电晶体如同一反相器耦合至该第一高电压电晶体用于控制第一高电压电晶体。6.如申请专利范围第5项之积体电路,其中第二高电压电晶体具有:一第一电流流通端子,其耦合至该第一高电压源;一控制端子,其耦合至该行分段;以及一第二电流端子,其耦合至该第一高电压电晶体之控制端子;及该第三高电压电晶体具有一第一电流流通端子耦合至第一高电压电晶体之该控制端子,一控制端子耦合至该行分段及一第二电流流通端子耦合至一信号,该一信号代表是否记忆体处于在一高电压记忆体运作模式。7.如申请专利范围第6项之积体电路,其中该第一高电压电晶体为一p-沟道电晶体,该第二高电压电晶体为一p-沟道电晶体及该第三高电压电晶体为一n-沟道电晶体。8.如申请专利范围第2项之积体电路,其中该低电压行分段选择电晶体包含一单一电晶体。9.如申请专利范围第8项之积体电路,其中该低电压行分段选择电晶体包含一n-沟道电晶体。10.如申请专利范围第5项之积体电路,其中该低电压行分段选择电晶体包含一单一电晶体。11.如申请专利范围第10项之积体电路,其中该低电压行分段选择电晶体包含一n-沟道电晶体。12.如申请专利范围第3项之积体电路,其中该记忆体为一EEPROM记忆体。13.如申请专利范围第12项之积体电路,其中该EEPROM记忆体为一闪速EEPROM记忆体。14.一种具有一分段行电子可程式记忆体之积体电路,包含:多个之排列成排及行之记忆体单元,每一该行分段成较小之行分段耦合至全部之行;一行分段门闩,用于耦合于一高电压电源与该行分段之间,经该一行分段门闩一高电压加至该行分段用于对有关于该记忆体单元做高电压记忆体运作;一低电压预充电及删除/程式电晶体,其耦合至该全部行之每一个。15.如申请专利范围第14项之具有一分段行电子可程式记忆体之积体电路,其中该低电压预充电及删除/程式电晶体包含一单一电晶体当在给予程式时用于对预充电该行用做读取运作及对于该行将资料写入一记忆体。16.如申请专利范围第14项之具有一分段行电子可程式记忆体之积体电路尚包含:一低电压行分段选择电晶体,其耦合于每一该行分段与相符之全部行之间。17.如申请专利范围第16项之具有一分段行电子可程式记忆体之积体电路,其中该行分段选择电晶体包含一单一电晶体。18.如申请专利范围第17项之具有一分段行电子可程式积体电路,其中该行分段选择电晶体包含一n-沟道电晶体。19.如申请专利范围第16项之具有一分段行电子可程式积体电路,其中该记忆体为一EEPROM记忆体。20.如申请专利范围第19项之具有一分段行电子可程式积体电路,其中该EEPROM记忆体为一闪速EEPROM记忆体。21.如申请专利范围第14项之具有一分段行电子可程式积体电路,其中该分段行包含:第一及第二门闩电晶体,耦合至而形成具有一输出之一反相器,该第二电晶体具有一增益较该第一电晶体之增益为大;一第三门闩电晶体,其耦合而形成一通过电晶体,该第三门闩电晶体具有闸极耦合至该反相器之输出,一源极耦合至一电力供给,及一漏极耦合至该记忆体阵列之一行。22.如申请专利范围第21项之具有一分段行电子可程式积体电路,其中经该行分段门闩如至该行分段之电压受该行分段上一起始之电压之函数所控制。23.一种对于一分段行电子可程式记忆体装置之高电运作提供高电压至该记忆体装置之一行分段之方法,该记忆体装置包含排列成排及具有该行分段或该行分段之行之一多个记忆体单元,用以耦合一预充电电压至该行分段之一读取预充电回路及用于写入资料至该记忆体单元之一资料回路,该方法包含以下步骤:加一高电压至一门闩而耦合至行分段,该门闩为该读取预充电回路及该资料回路以外之回路;及加一低电压至该行分段将门闩导通如此该高电压耦合至该行分段。24.如申请专利范围第23项之方法,其中该读取预充电回路及该资料回路被合并至该行分段及其中加一低电压之该步骤包含将该低电压经该合并之回路加至该行分段。25.如申请专利范围第24项之方法,其中该记忆体装置尚包含一行分段选择电晶体耦合于该行分段及合并回路之间及其中加该低电压之步骤包含加低电压经合并回路及行分段选择电晶体至该行分段。26.一种在一分段行电子可程式记忆体装置中导通高电压记忆体运作之方法,该记忆体装置包含排列成排及具有该行分段成行分段之一多个之记忆体单元,用于耦合一预充电电压至该行分段之连续预充电回路,用于写入资料至该记忆体单元之一资料回路,用于耦合一高电压至该行分段对于相关于该记忆体单元之高电压记忆体运作之该读取预充电回路,及该资料回路以外之高电压回路,该高电压回路包含一门闩,及一读取控制线耦合至该门闩及指出记忆体装置是否为处于读取模式或为一高电压记忆体运作模式,该方法包括之步骤为:(1)加一高电压电源至该门闩;(2)设定该读取控制线而指出高电压记忆运作模式;(3)加上一标示之电压经该读取预充电回路或该资料回路至该行;及(4)在该行分段上加一适当之电压至一记忆体单元而设定其记忆体値至一所需之値。27.如申请专利范围第26项之方法,其中该读取预充电回路及该资料回路为相同之回路及包含具有一控制端子耦合至一写入-预充电信号用来提高至标示之电压用于预充电及写入,具有一第一电流流通端子耦合至该资料回路及具有第二电流流通端子耦合至该行分段及步骤(3)包括以下步骤:(3.1)加一标示之电压至该电晶体之控制端子;及(3.2)加一标示之电压至该电晶体之第一电流流通端子。28.如申请专利范围第27项之方法,其中步骤(1)包含以下步骤:(1.1)首先在步骤之前加一标示之电压至门闩;及(1.2)在步骤(3)与(4)之间提高该标示之电压至一高电压。29.如申请专利范围第28项之方法,其中步骤(2)包含设定该读取控制线至一标示之电压。30.如申请专利范围第29项之方法,其中该标示之电压为约5伏特。31.如申请专利范围第29项之方法,其中该标示之电压为约3伏特。32.如申请专利范围第31项之方法,其中该标示之电压为约3.3伏特。33.如申请专利范围第29项之方法,其中该标示之高电压为约7伏特。34.如申请专利范围第28项之方法尚包含以下步骤:(5)将该行分段上之电压送回至接地。35.如申请专利范围第34项之方法,其步骤(5)包含以下步骤:(5.1)加一电压至该读取控制线而指出读取模式;及(5.2)经该一读取预充电回路或该资料回路加一接地电压至该行。36.如申请专利范围第35项之方法,其中步骤(5.1)包括加一标示之电压至该读取控制线。37.如申请专利范围第30项之方法,尚包含以下步骤:(5)将该行分段上之电压送回至接地。38.如申请专利范围第37项之方法,其中步骤(5)包含以下步骤:(5.1)加上一电压至该读取控制线而指出读取模式;及(5.2)经该读取预充电回路或该资料回路加一接地电压至该行。39.如申请专利范围第38项之方法,其中步骤(5.1)包含加一标示之电压至该读取控制线。图式简单说明:第一图为一先前技艺之闪速EEPROM记忆体之电路图。第二图为一先前技艺具有分段行一闪速EEPROM记忆体电路图。第三图为第二图之电路一个别之行分段更详细之电路图。第四图为具有如本发明之一分段行闪速EEPROM记忆体之一电路图。第五图为如本发明一分段行闪速EEPROM之一行分段之电路图。 |
