| 主权项 |
1.一种半导体积体电路元件,其包含: 一矽基板,其具有一场氧化物区,与形成于其中之 一间隔区; 分别在第一和第二自我对准接触窗口之第一和第 二自我对准接触,其分别与场氧化物区和主动区相 连; 一形成于该场氧化物区之上与该第一自我对准接 触窗口之下之虚拟多晶矽着陆垫;以及 一形成于该虚拟着陆垫之上的操作多晶矽着陆垫 。2.如申请专利范围第1项之元件,其中该第二自我 对准接触窗口包含一在第一自我对准接触蚀刻步 骤形成之第一上半部分,与在第二自我对准接触蚀 刻步骤形成之第二下半部分。3.如申请专利范围 第2项之元件,其中该第一自我对准接触窗口形成 于第一自我对准接触蚀刻步骤。4.如申请专利范 围第3项之元件,其进一步包含一于自我对准接触 步骤前形成之氮化矽镀层。5.如申请专利范围第1 项之元件,其中该着陆垫于浮控闸制程中形成。6. 如申请专利范围第1项之元件,其进一步包含一位 于该第二自我对准接触窗口下之薄氧化物层。7. 如申请专利范围第1项之元件,其进一步包含一平 铺于部分主动区上之多晶矽着陆垫。8.如申请专 利范围第1项之元件,其进一步包含形成于平铺于 部分主动区上之多晶矽着陆垫之末端的侧壁空间 。9.如申请专利范围第1项之元件,其进一步包含形 成于操作的多晶矽着陆垫末端之侧壁空间。10.一 种形成一半导体积体电路元件之方法,其包含下列 步骤: 在半导体基板内形成一场氧化物区与一间隔主动 区; 形成第一和第二自我对准接触窗口,其分别与场氧 化区和主动区相连; 形成一虚拟多晶矽着陆垫于场氧化物区之上与第 一自我对准窗口之下;以及 于虚拟着陆垫之上形成一操作的多晶矽着陆垫。 11.如申请专利范围第10项之方法,其进一步包含在 第一自我对准接触蚀刻步骤中,形成第二自我对准 接触窗口之第一上半部分,与在第二自我对准接触 蚀刻步骤中,形成第二下半部分。12.如申请专利范 围第11项之方法,其进一步包含在第一自我对准接 触蚀刻步骤中,形成第一自我对准接触窗口。13.如 申请专利范围第12项之方法,其进一步包含在任何 自我对准接触蚀刻步骤之前形成一氮化矽镀层。 14.如申请专利范围第10项之方法,其进一步包含在 浮控闸极制造过程中形成一虚拟着陆垫。15.如申 请专利范围第10项之方法,其进一步包含形成一薄 氧化物层之步骤,如此则第二自我对准接触窗口位 于薄氧化物层上。16.如申请专利范围第10项之方 法,其进一步包含在部分主动区域上,形成一多晶 矽着陆垫之步骤。17.如申请专利范围第10项之方 法,其进一步包含在平铺于部分主动区上之多晶矽 着陆垫末端,形成侧壁空间。18.如申请专利范围第 10项之方法,其进一步包含在操作的多晶矽着陆垫 末端,形成侧壁空间之步骤。图式简单说明: 第一图系一在记忆元件中形成自我对准接触之先 前记忆之制程步骤之简化的横截面外观。 第二图系一浮控闸极电晶体元件之横截面图示。 第三图A和第三图B系分别为反及闸(NAND)与反或闸( NOR)快闪记忆电路中基本元件之图示。 第四图A和第四图B系分别为先前记忆中自我对准 接触结构的图示,横截面和顶端平面图。 第五图A和第五图B系分别为本发明自我对准接触 结构之横截面与上端面之图示,其中一虚拟着陆垫 定义于一浮控闸极制程中。 第六图系图示本发明之基本方法的流程图。 |
