| 主权项 |
1.一种计时信号产生电路,用以产生有第一电压位 准和第二电压位准之计时信号者,此电路包含: 一有效电路(102),为回应于一时钟信号,用以设定计 时信号之第一电压位准; 一被动电路(R21.R22),用以设定此计时信号之第二电 压位准;以及 一信号转变加速电路(12.21a、23.32)经连接至有效及 被动电路,以加速计时信号之自第一电压位准至第 二电压位准之转变。2.如申请专利范围第1项之电 路,其中此有效电路包括一MOS电晶体(Q21),以及此被 动电路包括电阻除法电路(R21.R22)。3.如申请专利 范围第1项之电路,另包含一调整电路(R33.R34.SW1.SW2) ,经连接至被动电路以调整计时信号之第二电压位 准。4.如申请专利范围第1项之电路,另包含一控制 电路(Q33.Q35.Q36.31),经连接至被动电路以选择性地 提供此被动电路以一电源电压。5.如申请专利范 围第4项之电路,其中此控制电路包括+一开关(Q33), 经连接于被动电路和高电位电源之间。6.如申请 专利范围第4项之电路,其中此控制电路包括一第 一开关(Q35),经连接于被动电路和一高电位电源之 间,一第二开关(Q36),经连接于被动电路和一低电位 电源之间,以及一反相器(31),经连接于第一和第二 开关之间。7.如申请专利范围第1项之电路,其中此 信号转变加速电路包括一电容器(C31),此电容器有 第一接头经连接至有效及被动电路,以及第二接同 用以接收一放电赋能信号。8.一种延迟锁环DLL电 路,用以比较一计时信号之相位与一外部时钟信号 之相位,依照比较结果而控制此外部时钟信号之相 位,以及产生一有第一电压位准和第二电压位准之 一内部时钟信号,此DLL电路包含: 一计时信号产生电路(3C、21.22.30.31),用以自内部时 钟信号产生有一第三电压位准和第四电压位准之 计时信号,此第三和第四电压位准有异于第一和第 二电压位准,其中此计信号产生电路包括: 一有效电路(102),当此内时钟信号自第一电压位准 转变至第二电压位准时,用以设定计时信号之第三 电压位准; 一被动电路(R21.R22),当此内时钟信号自第二电压位 准转变至第一电压位准时,用以设定此计时信号之 第四电压位准;以及 一信号转变加速电路(12.21a、23.32),经连接至有效 及被动电路,以加速此计时信号之自第三电压位准 之转变至第四电压位准。9.如申请专利范围第8项 之DLL电路,其中此有效电路包括一MOS电晶体(Q21),以 及此被动电路包括一电阻除法电路(R21.R22)。10.如 申请专利范围第9项之DLL电路,其中此计时信号产 生电路另包括一调整电路(R33.R34.SW1.SW2),经连接至 被动电路以调整计时信号之第四电压位准。11.如 申请专利范围第8项之DLL电路,其中此计时信号产 生电路另包括一控制电路(Q33.Q35.Q36.31),经连接至 此被动电路以选择性地提供此被动电路以一电源 电压。12.如申请专利范围第11项之DLL电路,其中此 控制电路包括一开关(Q33),经连接于被动电路和一 高电位电源之间。13.如申请专利范围第11项之DLL 电路,其中此控制电路包括第一开关(Q35),经连接于 被动电路和一高电位电源之间,一第二开关(Q36),经 连接于被动电路和一低电位电源之间,以及一反相 器(31),经连接于此第一和第二开关之间。14.如申 请专利范围第8项之DLL电路,其中此信号转变加速 电路包括一电容器(C31),此电容器有第一接头经连 接至有效和被动电路,以及一第二接头,用以接收 一放电赋能信号。15.一种半导体记忆器装置,包含 : 一延迟锁环(DLL)电路(3),用以自外部时钟信号产生 有第一电压位准和第二电压位准之一内部时钟信 号,其中此DLL电路包括 一测定电路(65),用以比较一计时信号之相位与此 外部时钟信号之相位,以产生一比较信号; 一延迟电路(66.62),依照此比较信号用以延迟此外 部时钟信号,以产生一内部时钟信号;以及 一计时信号产生电路(3C、21.22.30.31),经连接至延迟 电路以自此外部时钟信号产生有一第三电压位准 和一第四电压位准之计时信号,比第三和第四压位 准有异于第一和第二电压位准,其中此计时信号产 生电路包括: 一有效电路(102),当此内部时钟信号自第一电压位 准转变至第二电压位准时,用以设定此计时信号之 第三电压位准; 一被动电路(R21.R22),当内部时钟信号自第二电压位 准转变至第一电压位准时,用以设定此计时信号之 第四电压位准;以及 一信号转变加速电路(12.21a、23.32),经连接至有效 及被动电路以加速计时信号之自第三电压位准转 变至第四电压位准。16.如申请专利范围第15项之 装置,其中此有效电路包括一MOS电晶体(Q21),以及此 被动电路包括一电阻除法电路(R21.R22)。17.如申请 专利范围第16项之装置,其中此计时信号产生电路 另包括一调整电路(R33.R34.SW1.SW2),经连接至被动电 路以调整计时信号之第四电压位准。18.如申请专 利范围第15项之装置,其中此计时信号产生电路另 包括一控制电路(Q33.Q35.Q36.31),经连接至被动电路 以选择性地提供此被动电路以一电源电压。19.如 申请专利范围第18项之装置,其中此控制电路包括 一开关(Q33),经连接于被动电路和一高电位电源之 间。20.如申请专利范围第18项之装置,其中此控制 电路包括第一开关(Q35),经连接于被动电路和一高 电位电源之间,一第二开关(Q36),经连接于被动电路 和一低电位电源之间,以及一反相器(31),经连接于 此第一和第二开关之间。21.如申请专利范围第15 项之装置,其中此信号转变加速电路包括一电容器 (C31),此电容器有第一接头经连接至有效和被动电 路,以及一第二接头用以接收一放电赋能信号。22. 一种可变延迟电路,包含: 数个延迟元件(DM1-DMn),经连接于一对电力供应线之 间;以及 一滤波器元件,经连接至每一此延迟元件。23.一种 可变延迟电路,包含: 数个延迟元件(DM1-DMn),经连接于一对电力供应线之 间; 一滤波器元件,经连接至每一此延迟元件;以及 一电力消耗电路(42),经连接于此对电力供应线之 间,当每一延迟元件系无效时以消耗电力。24.一种 可变延迟电路,包含: 数个延迟元件(DM1-DMn),经连接于一对电力供应线之 间;以及 一电力消耗电路(42),经连接于一对电力供应线之 间以消耗电力于每一延迟元件系无效时。25.如申 请专利范围第22或23项之电路,其中每一滤波器元 件包括一电容器(CS1-CSn)。26.如申请专利范围第22 或23项之电路,其中每一滤波器元件包括一低通滤 波器(Ra1-Ran、CS1-CSn、Rb1-Rbn)。27.如申请专利范围 第23或24项之电路,其中此电力消耗电路包括数个 电晶体(Q41.Q42.Q43.Q44),经连接于一对电力供应线之 间。28.如申请专利范围第23或24项之电路,其中此 电力消耗电路包括: 一输出电路(46)用以产生一输出信号以回应于一控 制信号;以及 一振荡电路(47),经连接至输出电路以产生一振荡 信号以回应于此输出信号。图式简单说明: 第一图系一示意性方块图,显示一早期技艺SDRAM; 第二图系一电路图,显示第一图之SDRAM之一SSTL介面 ; 第三图系一电路图,显示第二图之此SSTL介面之一 等値电路; 第四图系一电路图,显示第一图之SDRAM之一假介面 电路部分; 第五图系一电路图,显示一第二早期技艺之假介面 电路部分; 第六图系一电路图,显示第一图SDRAM之第一延迟电 路; 第七图系一电路图,显示第一图之SDRAM之一第二延 迟电路; 第八图系一图表,显示由第二图之SSTL介面所产生 之一外部I/O介面信号之波形; 第九图系一图表,显示由第四图之假介面电路部分 所产生之一假I/O介面信号之波形; 第十图系一图表,显示由第四图之假介面电路部分 所产生之假I/O介面信号之波形; 第十一图系一曲线图,显示第六图之延迟电路部份 之每一延迟电路,供应之电压,以及此延迟时间之 间之关系; 第十二图系一曲线图,显示第七图之延迟电路部份 之每一延迟电路,供应之电压,以及此延迟时间之 间之关系; 第十三图系一示意性方块图,显示依照本发明之第 一具体例之SDRAM; 第十四图系一电路图,显示第十三图之SDRAM之假介 面电路部分; 第十五图系一电路图,显示第十三图之SDRAM之延迟 电路部分; 第十六图系一电路图,显示第十五图之延迟电路部 分之一延迟电路; 第十七图系一图表,显示由第十四图之假介面电路 部分所产生之假I/O介面信号之波形; 第十八图系一曲线图,显示第十五图之延迟电路部 份之每一延迟电路,供应之电压,和延迟时间之间 之关系; 第十九图系一电路图,显示依照本发明第二具体例 之一假介面电路部分; 第二十图系一电路图,显示依照本发明之第三具体 例之一假介面电路部分; 第二十一图系一电路图,显示依照本发明第四具体 例之一假介面电路部分; 第二十二图系一电路图,显示依照本发明之第五具 体例之一假介面电路部分; 第二十三图系一电路图,显示依照本发明之第六具 体例之一延迟电路部分; 第二十四图系一图表,显示第二十三图之延迟电路 部分之各延迟电路,供应之电压,以及延迟时间之 间之关系; 第二十五图系一电路图,显示依照本发明之第七具 体例之一延迟电路部分; 第二十六图系一电路图,显示第二十五图之延迟电 路部份之假负载电路; 第二十七图系一图表,显示第二十五图之延迟电路 部分之操作时之波形; 第二十八图系一图表,显示一延迟电路部分之波形 ,它没有第二十六图之假负载部分者; 第二十九图系一电路图,显示依照本发明之第八具 体例之一假负载电路; 第三十图系一电路图,显示依照本发明之第九具体 例之一假负载电路; 第三十一图系一电路图,显示依照本发明之第十具 体例之一延迟电路部分;以及 第三十二图系一示意性方块图,显示依照本发明之 第十一具体例之一SDRAM。 |
