| 摘要 |
<p>PID 제어회로(8)의 PID 정수용 제1저항기(21)에는, 제1 및 제2의 MOS FET(산화금속 반도체 전계효과 트랜지스터)(26, 27)가 병렬 접속된 한편, CPU(5)로부터는, 소정의 경우에, 그 반복주기가 서서히 짧아지는 펄스신호가 출력되어 있고, 제1 및 제2의 MOS FET(26, 27)는, 제1트랜지스터(25)를 개재하여 온ㆍ오프되어, 최종적으로는, 온상태로 된다. 이 때문에, PID 정수용 제1저항기(21)는 등가적으로 서서히 비단락상태에서 단락상태로 되어, 이른바 PID 정수가, 등가적으로 연속 바뀌어져서, 제어동작의 불안정상태를 초래하는 일이 없도록 구성되어 있다.</p> |
