| 主权项 |
1.一种半导体记忆体元件,具有多数冗余熔丝电路,其中该每一冗余熔丝电路包含:一选择熔丝,串联于一电源与一第一节点之间;预充电装置,设于该第一节点与一第二节点之间且用以接收一预充电信号俾预充电该第二节点;以及一位址熔丝阵列设于该第二节点与一接地端子之间而该阵列系依据一特定故障记忆元之位址加以编码以便仅在所接收之信号与该编码位址资讯一致时始产生一冗余信号,以及该选择熔丝在该冗余熔丝电路未使用时切断该电源与该预充电装置以电气绝缘该预充电装置与该电源。2.如申请专利范围第1项之半导体记忆体元件,其中该冗余熔丝电路更包含装置其具有连至该第二节点之输入与输出端子俾再充电及回授该第二节点。3.如申请专利范围第1项之半导体记忆体元件,其中该位址熔丝阵列包含:多数位址辨识熔丝设于该第二节点与一接地端子之间而该等位址辨识熔丝系为一特定故障记忆元之位址进行编码者;多数位址输入电晶体串联于该等多数位址辨识熔丝与该接地端子之间以接收位址资讯;以及一冗余信号产生电路用以仅在由该等多数位址输入电晶体所接收之该位址资讯与该等多数位址辨识熔丝中所编码之该故障记忆元之位址资讯一致时始产生一冗余信号。4.如申请专利范围第3项之半导体记忆体元件,其中该等多数位址辨识熔丝为雷射熔丝其藉一雷射束加以切断。5.如申请专利范围第1项之半导体记忆体元件,其中该等多数选择熔丝为雷射熔丝其藉一雷射束加以切断。图式简单说明:第一图系传统半导体记忆体元件中之冗余熔丝电路之一电路图;第二图揭示当一特定故障记忆元之位址资讯输入至传统半导体记忆体元件中之冗余熔丝电路时之若干信号之时序图;第三图揭示当一正常记忆元之位址资讯输入至传统半导体记忆体元件中之冗余熔丝电路时之若干信号之时序图;第四图系本发明之实施例之包括一冗余电路之半导体记忆体元件之方块图;第五图系本发明实施例之半导体记忆体元件中之行冗余熔丝电路之电路图;第六图揭示当一特定故障记忆元之位址资讯输入至一未于传统半导体记忆体元件中使用之冗余熔丝电路时之若干信号之时序图;以及第七图系本发明另一实施例之半导体记忆体元件中之一列冗余熔丝电路之电路图。 |
