| 主权项 |
1.一种逻辑闸单元,作为透过CMOS制程之LSI中之元件,其所具电路组成包括两反相逻辑闸(1.2),其中一第一反相逻辑闸(1)之输出连接一第二反相逻辑闸(2)之输入,且具一单井(19)形成一P型MOS电晶体于一单元布局中,该井(19)置于该单元布局之上部,其中,该逻辑闸单元之第一特征为在该井(19)中具一第一扩散区(11)与一第二扩散区(12),用以形成一P型MOS电晶体,该第二扩散区位于该第一扩散区下方,一第三扩散区(13)与一第四扩散区(14),位于该井(19)之下方与外侧,用以形成一N型MOS电晶体,该第四扩散区位于该第三扩散区下方;第二特征为该第一反相逻辑闸(1)由该第二扩散区(12)与该第三扩散区(13)形成,该第二反相逻辑闸(2)由该第一扩散区(11)与该第四扩散区(14)形成;以及第三特征为一布线(37),其亦可作为该第二反相逻辑闸(2)之一输出部分之布线,用以内连该P型与该N型电晶体,其可部分或全部由一第二金属层布线(9)形成,该第二金属布线层(9)延展于第二扩散层(12)与第三扩散层(13)。2.如申请专利范围第1项所述之逻辑闸单元,其中一布线(38),其亦可作为该第一反相逻辑闸(1)之一输出部分之布线,用以内连该P型与该N型电晶体,其可由一第一金属层布线(8)形成,其中该第二反相逻辑闸(2)之输出部分之该第二金属布线层(9)延展于第一金属层布线(8)。3.如申请专利范围第1项所述之逻辑闸单元,其中该第二反相逻辑闸(2)之输入部分连接该第一反相逻辑闸(1)之一输出部分,该P型MOS电晶体之一闸极多晶布线(6)经该第一反相逻辑闸(1)之输出部分之该第一金属层布线(8)内连至该N型MOS电晶体之一闸极多晶布线(7)。4.如申请专利范围第2项所述之逻辑闸单元,其中该第二反相逻辑闸(2)之一输入部分连接该第一反相逻辑闸(1)之一输出部分,该P型MOS电晶体之一闸极多晶布线(6)经该第一反相逻辑闸(1)之输出部分之该第一金属层布线(8)内连至该N型MOS电晶体之一闸极多晶布线(7)。5.如申请专利范围第1项所述之逻辑闸单元,其中该第二反相逻辑闸(2)中该P型MOS电晶体之一闸极宽度被设定宽于该第一反相逻辑闸(1)中该P型MOS电晶体之一部极宽度,且其中该第二反相逻辑闸(2)中该N型MOS电晶体之一闸极宽度被设定宽于该第一反相逻辑闸(1)中该N型MOS电晶体之一闸极宽度。6.如申请专利范围第2项所述之逻辑闸单元,其中该第二反相逻辑闸(2)中该P型MOS电晶体之一闸极宽度被设定宽于该第一反相逻辑闸(1)中该P型MOS电晶体之一部极宽度,且其中该第二反相逻辑闸(2)中该N型MOS电晶体之一闸极宽度被设定宽于该第一反相逻辑闸(1)中该N型MOS电晶体之一闸极宽度。7.如申请专利范围第3项所述之逻辑闸单元,其中该第二反相逻辑闸(2)中该P型MOS电晶体之一闸极宽度被设定宽于该第一反相逻辑闸(1)中该P型MOS电晶体之一部极宽度,且其中该第二反相逻辑闸(2)中该N型MOS电晶体之一闸极宽度被设定宽于该第一反相逻辑闸(1)中该N型MOS电晶体之一闸极宽度。8.如申请专利范围第4项所述之逻辑闸单元,其中该第二反相逻辑闸(2)中该P型MOS电晶体之一闸极宽度被设定宽于该第一反相逻辑闸(1)中该P型MOS电晶体之一部极宽度,且其中该第二反相逻辑闸(2)中该N型MOS电晶体之一闸极宽度被设定宽于该第一反相逻辑闸(1)中该N型MOS电晶体之一闸极宽度。9.如申请专利范围第1项所述之逻辑闸单元,其中每一该两反相逻辑闸(1,2)为有二至四输入端之一NOT闸或一NAND闸、或为为有二至四输入端之一NOR闸、或为有三至四输入端之一AND-NOR闸、或为有三至四输入端之一OR-NAND闸。10.如申请专利范围第2项所述之逻辑闸单元,其中每一该两反相逻辑闸(1,2)为有二至四输入端之一NOT闸或一NAND闸、或为为有二至四输入端之一NOR闸、或为有三至四输入端之一AND-NOR闸、或为有三至四输入端之一OR-NAND闸。11.如申请专利范围第3项所述之逻辑闸单元,其中每一该两反相逻辑闸(1,2)为有二至四输入端之一NOT闸或一NAND闸、或为为有二至四输入端之一NOR闸、或为有三至四输入端之一AND-NOR闸、或为有三至四输入端之一OR-NAND闸。12.如申请专利范围第4项所述之逻辑闸单元,其中每一该两反相逻辑闸(1,2)为有二至四输入端之一NOT闸或一NAND闸、或为为有二至四输入端之一NOR闸、或为有三至四输入端之一AND-NOR闸、或为有三至四输入端之一OR-NAND闸。13.如申请专利范围第5项所述之逻辑闸单元,其中每一该两反相逻辑闸(1,2)为有二至四输入端之一NOT闸或一NAND闸、或为为有二至四输入端之一NOR闸、或为有三至四输入端之一AND-NOR闸、或为有三至四输入端之一OR-NAND闸。14.如申请专利范围第6项所述之逻辑闸单元,其中每一该两反相逻辑闸(1,2)为有二至四输入端之一NOT闸或一NAND闸、或为为有二至四输入端之一NOR闸、或为有三至四输入端之一AND-NOR闸、或为有三至四输入端之一OR-NAND闸。15.如申请专利范围第7项所述之逻辑闸单元,其中每一该两反相逻辑闸(1,2)为有二至四输入端之一NOT闸或一NAND闸、或为为有二至四输入端之一NOR闸、或为有三至四输入端之一AND-NOR闸、或为有三至四输入端之一OR-NAND闸。16.如申请专利范围第8项所述之逻辑闸单元,其中每一该两反相逻辑闸(1,2)为有二至四输入端之一NOT闸或一NAND闸、或为为有二至四输入端之一NOR闸、或为有三至四输入端之一AND-NOR闸、或为有三至四输入端之一OR-NAND闸。17.如申请专利范围第9项所述之逻辑闸单元,其中该第二反相逻辑闸(2)为NOT闸。18.如申请专利范围第10项所述之逻辑闸单元,其中该第二反相逻辑闸(2)为NOT闸。19.如申请专利范围第11项所述之逻辑闸单元,其中该第二反相逻辑闸(2)为NOT闸。20.如申请专利范围第12项所述之逻辑闸单元,其中该第二反相逻辑闸(2)为NOT闸。21.如申请专利范围第13项所述之逻辑闸单元,其中该第二反相逻辑闸(2)为NOT闸。22.如申请专利范围第14项所述之逻辑闸单元,其中该第二反相逻辑闸(2)为NOT闸。23.如申请专利范围第15项所述之逻辑闸单元,其中该第二反相逻辑闸(2)为NOT闸。24.如申请专利范围第16项所述之逻辑闸单元,其中该第二反相逻辑闸(2)为NOT闸。25.如申请专利范围第17项所述之逻辑闸单元,其中形成该第二反相逻辑闸(2)之该NOT闸之每一该P型与该N型电晶体系由两平行连接之MOS电晶体所组成。26.如申请专利范围第18项所述之逻辑闸单元,其中形成该第二反相逻辑闸(2)之该NOT闸之每一该P型与该N型电晶体系由两平行连接之MOS电晶体所组成。27.如申请专利范围第19项所述之逻辑闸单元,其中形成该第二反相逻辑闸(2)之该NOT闸之每一该P型与该N型电晶体系由两平行连接之MOS电晶体所组成。28.如申请专利范围第20项所述之逻辑闸单元,其中形成该第二反相逻辑闸(2)之该NOT闸之每一该P型与该N型电晶体系由两平行连接之MOS电晶体所组成。29.如申请专利范围第21项所述之逻辑闸单元,其中形成该第二反相逻辑闸(2)之该NOT闸之每一该P型与该N型电晶体系由两平行连接之MOS电晶体所组成。30.如申请专利范围第22项所述之逻辑闸单元,其中形成该第二反相逻辑闸(2)之该NOT闸之每一该P型与该N型电晶体系由两平行连接之MOS电晶体所组成。31.如申请专利范围第23项所述之逻辑闸单元,其中形成该第二反相逻辑闸(2)之该NOT闸之每一该P型与该N型电晶体系由两平行连接之MOS电晶体所组成。32.如申请专利范围第24项所述之逻辑闸单元,其中形成该第二反相逻辑闸(2)之该NOT闸之每一该P型与该N型电晶体系由两平行连接之MOS电晶体所组成。33.如申请专利范围第17项所述之逻辑闸单元,还包括一电路,其中具由有二至四输入端之一NOT闸、一NAND闸、与有二至四输入端之一NOR闸其中之一形成之一第三反相逻辑闸(3),其中该第三反相逻辑闸(3)之一输出端连接至该第一反相逻辑闸(1)之一输入端,且该第三反相逻辑闸(3)由该第二扩散区(12)与该第三扩散区(13)所形成。34.如申请专利范围第25项所述之逻辑闸单元,还包括一电路,其中具由有二至四输入端之一NOT闸、一NAND闸、与有二至四输入端之一NOR闸其中之一形成之一第三反相逻辑闸(3),其中该第三反相逻辑闸(3)之一输出端连接至该第一反相逻辑闸(1)之一输入端,且该第三反相逻辑闸(3)由该第二扩散区(12)与该第三扩散区(13)所形成。35.一种LSI,其特征在于包括如申请专利范围第1项所述之至少一逻辑闸单元。36.一种LSI,其特征在于包括如申请专利范围第2项所述之至少一逻辑闸单元。37.一种LSI,其特征在于包括如申请专利范围第3项所述之至少一逻辑闸单元。38.一种逻辑闸单元,做为CMOS制程所制造之LSI之一元件,其包括一电路组合,由两反相逻辑闸(1.2)所构成,其中第一反相逻辑闸(1)之输出端连接其中第二反相逻辑闸(2)之输入端;一第一扩散区域(11)和一第二扩散区域(12),用以形成一P型MOS电晶体于一单元布局中;以及一第三扩散区域(13)和一第四扩散区域(14),用以形成一N型MOS电晶体于该单元布局中,该逻辑闸单元之第一特征在于:当形成该P型MOS电晶体之该等扩散区(11.12)系设置于该单元布局之上部时,则该第二扩散区(12)置于该第一扩散区(11)之下方,该第三扩散区(13)置于该第二扩散区(12)之下方,该第四扩散区(14)置于该第三扩散区(13)之下方;该逻辑闸单元之第二特征在于:该第一反相逻辑闸(1)系由该第二扩散区(12)和第三扩散区(13)所形成,该第二反相逻辑闸(2)系由该第一扩散区(11)和该第四扩散区(140)所形成;以及该逻辑库单元之第三特征在于:由一第二金属层布线(9)部分或全部所形成之布线(9),做为该第二反相逻辑闸(2)之输出部分的连线并且内连接该P型MOS电晶体和该N型MOS电晶体,其中该第二金属层布线(9)在该第二扩散区(12)和该第三扩散区(13)上延伸;由一第一金属层布线(8)所形成之布线(38),做为该第一反相逻辑闸(1)之输出部分的连线并且内连接该P型MOS电晶体和该N型MOS电晶体,其中该第二反相逻辑闸(2)之输出部分的该第二金属层布线(9)在该第一金属层布线(8)上延伸。39.如申请专利范围第38项所述之逻辑闸单元,其中该第二反相逻辑闸(2)之一输入部分连接该第一反相逻辑闸(1)之输出部分,该P型MOS电晶体之一闸极多晶布线(6)经该第一反相逻辑闸(1)之输出部分之该第一金属层布线(8)内连至该N型MOS电晶体之一闸极多晶布线(7)。40.如申请专利范围第38项所述之逻辑闸单元,其中该第二反相逻辑闸(2)之一输入部分连接该第一反相逻辑闸(1)之输出部分,该P型MOS电晶体之一闸极多晶布线(6)经该第一反相逻辑闸(1)之输出部分之该第一金属层布线(8)内连至该N型MOS电晶体之一闸极多晶布线(7)。41.如申请专利范围第38项所述之逻辑闸单元,其中该第二反相逻辑闸(2)中该P型MOS电晶体之一闸极宽度被设定宽于该第一反相逻辑闸(1)中该P型MOS电晶体之一闸极宽度,且其中该第二反相逻辑闸(2)中该N型MOS电晶体之一闸极宽度被设定宽于该第一反相逻辑闸(1)中该N型MOS电晶体之一闸极宽度。42.如申请专利范围第38项所述之逻辑闸单元,其中每一该两反相逻辑闸(1.2)为有二至四输入端之NOT闸或一NAND闸、或为为有二至四输入端之一NOR闸、或为有三至四输入端之一NAD-NOR闸、或为有三至四输入端之一OR-NAND闸。43.如申请专利范围第42项所述之逻辑闸单元,该第二反相逻辑闸(2)为NOT闸。44.如申请专利范围第43项所述之逻辑闸单元,其中形成该第二反相逻辑闸(2)之该NOT闸之每一该P型与该N型电晶体系由两平行连接之MOS电晶体所组成。45.如申请专利范围第43项所述之逻辑闸单元,还包括一电路,其中具由有二至四输入端之一NOT闸、一NAND闸、与有二至四输入端之一NOR闸其中之一形成之一第三反相逻辑闸(3),其中该第三反相逻辑闸(3)之一输出端连接至该第一反相逻辑闸(1)之一输入端,且该第三反相逻辑闸(3)由该第二扩散区(12)与该第三扩散区(13)所形成。46.如申请专利范围第44项所述之逻辑闸单元,还包括一电路,其中具由有二至四输入端之一NOT闸、一NAND闸、与有二至四输入端之一NOR闸其中之一形成之一第三反相逻辑闸(3),其中该第三反相逻辑闸(3)之一输出端连接至该第一反相逻辑闸(1)之一输入端,且该第三反相逻辑闸(3)由该第二扩散区(12)与该第三扩散区(13)所形成。47.一种LSI,其特征在于包括如申请专利范围第38项所述之至少一逻辑闸单元。图式简单说明:第一图A与第一图B系显示一反相逻辑闸(NOT),其中第一图A显示符号,第一图B显示电路;第二图A与第二图B系显示一反相逻辑闸(NADA),其中第二图A显示符号,第二图B显示电路;第三图A与第三图B系显示一反相逻辑闸(NOT),其中第三图A显示符号,第三图B显示电路;第四图A与第四图B系显示一反相逻辑闸(AND-NOR),其中第四图A显示符号,第四图B显示电路;第五图A与第五图B系显示一反相逻辑闸(AND-NOR),其中第五图A显示符号,第五图B显示电路;第六图A与第六图B系显示一反相逻辑闸(OR-NADA),其中第六图A显示符号,第六图B显示电路;第七图A与第七图B系显示一反相逻辑闸(OR-NADA),其中第七图A显示符号,第七图B显示电路;第八图A与第八图B系显示一两输入端之AND闸,其中第八图A显示符号,第八图B显示含NOT与NAND闸之电路实例;第十图系显示习知(AND)单元之布局;第十一图系显示习知(AND)单元之扩散区与复晶矽布线;第十二图系显示(AND)单元之第一金属层布线;第十三图系显示习知(AND)单元之第二金属层布线;第十四图系显示本发明(AND)单元之布局;第十五图系显示本发明(AND)单元之扩散区与复晶矽布线;第十六图系显示本发明(AND)单元之第一金属层布线;第十七图系显示本发明(AND)单元之第二金属层布线;第十八图A与第十八图B系显示一反相逻辑闸(NAND),其中第十八图A显示符号,第十八图B显示电路;第十九图系显示本发明中一(NAND)单元之电路;第二十图显示本发明中一(NAND)单元之布局;第二十一图显示本发明(NAND)单元之扩散区与复晶矽布线;第二十二图显示本发明(NAND)单元之第一层布线;第二十三图显示本发明(NAND)单元之第二层布线;第二十四图显示本发明中一(AND)单元之布局;第二十五图显示本发明(AND)单元之扩散区与复晶矽布线;第二十六图显示本发明(AND)单元之第一金属层布线;第二十七图显示本发明(AND)单元之第二金属层布线;第二十八图A显示本发明中一(两输入端AND)单元之布局;第二十八图B显示本发明(两输入端AND)单元之扩散区与复晶矽布线;第二十九图A显示本发明(两输入端AND)单元之第一金属层布线;第二十九图B显示本发明(两输入端AND)单元之第二金属层布线;第三十图A显示本发明中一(两输入端OR)单元之布局;第三十图B显示本发明(两输入端OR)单元之扩散区与复晶矽布线;第三十一图A显示本发明(两输入端OR)单元第一金属层布线;第三十一图B显示本发明(两输入端OR)单元第二金属层布线;第三十二图A与第三十二图B显示本发明一逻辑闸(OR),其中第三十二图A显示符号,第三十二图B显示电路;第三十三图系显示本发明中一(OR)单元之电路;第三十四图A显示本发明中一(三输入端OR)单元之布局;第三十四图B显示本发明(三输入端OR)单元之扩散区与复晶矽布线;第三十五图A显示本发明(三输入端OR)单元之第一金属层布线;第三十五图B显示本发明(三输入端OR)单元之第二金属层布线;第三十六图A与第三十六图B显示本发明一逻辑闸(AND-OR),其中第三十六图A显示符号,第三十六图B显示电路;第三十七图系显示本发明中一(AND-OR)单元之电路;第三十八图A显示本发明中一(三输入端AND-OR)单元之布局;第三十八图B显示本发明(三输入端AND-OR)单元之扩散区与复晶矽布线;第三十九图A显示本发明(三输入端AND-OR)单元之第一金属层布线;第三十九图B显示本发明(三输入端AND-OR)单元之第二金属层布线;第四十图A与第四十图B显示本发明一逻辑闸(OR-AND),其中第四十图A显示符号,第四十图B显示电路;第四十一图A显示本发明中一(三输入端OR-AND)单元之布局;第四十一图B显示本发明(三输入端OR-AND)单元之扩散区与复晶矽布线;第四十二图A显示本发明(三输入端OR-AND)单元之第一金属层布线;第四十二图B显示本发明(三输入端OR-AND)单元之第二金属层布线;第四十三图A显示本发明中一(三输入端AND)单元之布局;第四十三图B显示本发明(三输入端AND)单元之扩散区与复晶矽布线;第四十四图A显示本发明(三输入端AND)单元之第一金属层布线;第四十四图B显示本发明(三输入端AND)单元之第二金属层布线;第四十五图A显示本发明中一(四输入端AND)单元之布局;第四十五图B显示本发明(四输入端AND)单元之扩散区与复晶矽布线;第四十六图A显示本发明(四输入端AND)单元之第一金属层布线;第四十六图B显示本发明(四输入端AND)单元之第二金属层布线;第四十七图A显示本发明中一(四输入端AND-OR)单元之布局;第四十七图B显示本发明(四输入端AND-OR)单元之扩散区与复晶矽布线;第四十八图A显示本发明(四输入端AND-OR)单元之第一金属层布线;第四十八图B显示本发明(四输入端AND-OR)单元之第二金属层布线;第四十九图A与第四十九图B显示本发明一逻辑闸(AND-OR),其中第四十九图A显示符号,第四十九图B显示电路;第五十图系显示本发明中一(AND-OR)单元之电路;第五十一图A显示本发明中一(四输入端OR-AND)单元之布局;第五十一图B显示本发明(四输入端OR-AND)单元之扩散区与复晶矽布线;第五十二图A显示本发明(四输入端OR-AND)单元之第一金属层布线;第五十二图B显示本发明(四输入端OR-AND)单元之第二金属层布线;第五十三图A与第五十三图B显示本发明一逻辑闸(OR-AND),其中第五十三图A显示符号,第五十三图B显示电路;第五十四图A显示本发明中一(三输入端NOR)单元之布局;第五十四图B显示本发明(三输入端NOR)单元之扩散区与复晶矽布线;第五十五图A显示本发明(三输入端NOR)单元之第一金属层布线;第五十五图B显示本发明(三输入端NOR)单元之第二金属层布线;第五十六图A与第五十六图B显示本发明一逻辑闸(NOR),其中第五十六图A显示符号,第五十六图B显示电路;第五十七图系显示本发明中一(NOR)单元之电路;第五十八图A显示本发明中一(三输入端NAND)单元之布局;第五十八图B显示本发明(三输入端NAND)单元之扩散区与复晶矽布线;第五十九图A显示本发明(三输入端NAND)单元之第一金属层布线;第五十九图B显示本发明(三输入端NAND)单元之第二金属层布线;第六十图A与第六十图B显示本发明一逻辑闸(NAND),其中第六十图A显示符号,第六十图B显示电路;第六十一图A显示本发明中一(四输入端NAND)单元之布局;第六十一图B显示本发明(四输入端NAND)单元之扩散区与复晶矽布线;第六十二图A显示本发明(四输入端NAND)单元之第一金属层布线;第六十二图B显示本发明(四输入端NAND)单元之第二金属层布线;第六十三图A与第六十三图B显示本发明一逻辑闸(NAND),其中第六十三图A显示符号,第六十三图B显示电路;第六十四图系显示本发明中一(NAND)单元之电路;第六十五图A显示本发明中一(四输入端NOR)单元之布局;第六十五图B显示本发明(四输入端NOR)单元之扩散区与复晶矽布线;第六十六图A显示本发明(四输入端NOR)单元之第一金属层布线;第六十六图B显示本发明(四输入端NOR)单元之第二金属层布线;第六十七图A与第六十七图B显示本发明一逻辑闸(NOR),其中第六十七图A显示符号,第六十七图B显示电路;第六十八图A显示本发明中一(三输入端AND-NOR)单元之布局;第六十八图B显示本发明(三输入端AND-NOR)单元之扩散区与复晶矽布线;第六十九图A显示本发明(三输入端AND-NOR)单元之第一金属层布线;第六十九图B显示本发明(三输入端AND-NOR)单元之第二金属层布线;第七十图A与第七十图B显示本发明一逻辑闸(AND-NOR),其中第七十图A显示符号,第七十图B显示电路;第七十一图A显示本发明中一(三输入端OR-NAND)单元之布局;第七十一图B显示本发明(三输入端OR-NAND)单元之扩散区与复晶矽布线;第七十二图A显示本发明(三输入端OR-NAND)单元之第一金属层布线;第七十二图B显示本发明(三输入端OR-NAND)单元之第二金属层布线;第七十三图A与第七十三图B显示本发明一逻辑闸(OR-NAND),其中第七十三图A显示符号,第七十三图B显示电路;第七十四图A显示本发明中一(四输入端NAND)单元之布局;第七十四图B显示本发明(四输入端NAND)单元之扩散区与复晶矽布线;第七十五图A显示本发明(四输入端NAND)单元之第一金属层布线;第七十五图B显示本发明(四输入端NAND)单元之第二金属层布线;第七十六图A与第七十六图B显示本发明一逻辑闸(NAND),其中第七十六图A显示符号,第七十六图B显示电路;第七十七图系显示本发明中一(NAND)单元之电路;第七十八图A显示本发明中一(四输入端NOR)单元之布局;第七十八图B显示本发明(四输入端NOR)单元之扩散区与复晶矽布线;第七十九图A显示本发明(四输入端NOR)单元之第一金属层布线;第七十九图B显示本发明(四输入端NOR)单元之第二金属层布线;第八十图A与第八十图B显示本发明一逻辑闸(NOR),其中第八十图A显示符号,第八十图B显示电路;第八十一图A显示本发明中一(exclusive OR)单元之布局;第八十一图B显示本发明(exclusive OR)单元之扩散区与复晶矽布线;第八十二图A显示本发明(exclusive OR)单元之第一金属层布线;第八十二图B显示本发明(exclusive OR)单元之第二金属层布线;第八十三图A与第八十三图B显示本发明一逻辑闸(exclusive OR),其中第八十三图A显示符号,第八十三图B显示电路;第八十四图系显示本发明中一(exclusive OR)单元之电路;第八十五图A显示本发明中一(exclusive NOR)单元之布局;第八十五图B显示本发明(exclusive NOR)单元之扩散区与复晶矽布线;第八十六图A显示本发明(exclusive NOR)单元之第一金属层布线;第八十六图B显示本发明(exclusive NOR)单元之第二金属层布线;第八十七图A与第八十七图B显示本发明一逻辑闸(exclusive NOR),其中第八十七图A显示符号,第八十七图B显示电路;第八十八图系显示本发明中一(exclusive NOR)单元之电路;第八十九图A显示本发明中一(三输入端NOR)单元之布局;第八十九图B显示本发明(三输入端NOR)单元之扩散区与复晶矽布线;第九十图A显示本发明(三输入端NOR)单元之第一金属层布线;第九十图B显示本发明(三输入端NOR)单元之第二金属层布线;第九十一图A与第九十一图B显示本发明一逻辑闸(NOR),其中第九十一图A显示符号,第九十一图B显示电路;第九十二图系显示本发明中一(NOR)单元之电路;第九十三图A显示本发明中一(两输入端AND)单元之布局;第九十三图B显示本发明(两输入端AND)单元之扩散区与复晶矽布线;第九十四图A显示本发明(两输入端AND)单元之第一金属层布线;第九十四图B显示本发明(两输入端AND)单元之第二金属层布线;第九十五图A显示本发明中一(exclusive OR)单元之布局;第九十五图B显示本发明(exclusive OR)单元之扩散区与复晶矽布线;第九十六图A显示本发明(exclusive OR)单元之第一金属层布线;以及第九十六图B显示本发明(exclusive OR)单元之第二金属层布线。 |
