半导体记忆装置

摘要

一种半导体记忆装置,当用来参考记忆单元所连续产生之资料信号之逻辑值之参考信号时,可避免因为资料信号溢流而发生资料读取的问题。此半导体记忆装置适用于藉由比较输入至差动放大器(150A-0)之记忆单元(l10MA-0)之资料信号(VDA-0)及参考单元(l10MR)之参考信号(VREF)以读取资料。此半导体记忆装置包括回授电路(200A-0),以限制由上述差动放大器(150A-0)所接收之上述参考信号(VREF)及资料信号(VDA-0)之间的相对变化。回授电路(200A-0)用以即时回授差动放大器(150A-0)之输出至提供资料信号之输入节点(NIN),当读取储存于记忆单元(l10MA-0)之资料时,即时使得参考信号(VREF)及资料信号(VDA-0)彼此相同。

主权项

1.一种半导体记忆装置,包括一差动放大器(150A-0),用以比较记忆单元(110MA-0)之资料信号(VDA-0)及参考单元(110MR)之参考信号(VREF)以读取储存于上述记忆单元之资料;及一电路(200A-0,300A-0,400A-0),用以限制由上述差动放大器所接收之上述参考信号及资料信号之间的相对变化。2.一种半导体记忆装置,包括一差动放大器(150A-0),用以比较记忆单元(110MA-0)之资料信号(VDA-0)及参考单元(110MR)之参考信号 (VREF)以读取储存于上述记忆单元之资料;及一电路(300A-0),用以映射上述参考信号于上述资料信号而阻止上述资料信号及上述参考信号之间的相对变化。3.一种半导体记忆装置,包括:复数区块(100A及100B);及一差动放大器(150A-0),用以比较记忆单元(110MA-0)之资料信号(VDA-0)及参考单元(110MR)之参考信号(VREF)以读取储存于上述各区块之记忆单元之资料;其中上述参考信号系分配至上述复数区块。4.一种半导体记忆装置,包括:复数区块(100A及100B);一差动放大器(150A-0),用以比较记忆单元(110MA-0)之资料信号(VDA-0)及参考单元(110MR)之参考信号(VREF)以读取储存于上述各区块之记忆单元之资料;及一电路(200A-0,300A-0,400A-0),用以限制由上述区块之差动放大器所接放之上述参考信号及资料信号之间的相对变化;其中上述参考信号系分配至上述复数区块。5.一种半导体记忆装置,包括:复数区块(100A及100B);一差动放大器(150A-0),用以比较记忆单元(110MA-0)之资料信号(VDA-0)及参考单元(110MR)之参考信号(VREF)以读取储存于上述各区块之记忆单元之资料;及一电路(300A-0),用以映射上述参考信号于上述资料信号而阻止上述区块之上述资料信号及上述参考信号之间的相对变化;其中上述参考信号系分配至上述复数区块。6.如申请专利范围第1或第4项所述之半导体记忆装置,更包括一回授电路(200A-0),当读取储存于上述记忆单元之资料时,用以即时回授差动放大器之输出至提供资料信号之输入节点(NIN)。7.如申请专利范围第1项或第5项中之任一项所述之半导体记忆装置,更包括:一第一反相电路(310A-0),用以接收上述记忆单元所输出之资料信号而输出对应于上述资料信号之第一信号(Vsiam)而作为上述差动放大器之一输入信号;及一第二反相电路(320A-0),用以接收上述参考单元所输出之参考信号及上述记忆单元所输出之资料信号而输出对应于上述参考信号之第二信号(Vsaref)而作为上述差动放大器之另输入信号以于上述资料信号过大时使得上述第二信号追随上述第一信号。8.如申请专利范围第7项所述之半导体记忆装置,其中上述第二反相电路适用于根据上述记忆单元所输出之资料信号(VDA-0)及关于上述参考单元所输出之参考信号(VREF)而偏移上述第二反相电路之输入临界値。9.如申请专利范围第7项所述之半导体记忆装置,其中上述第一反相电路包括:一第一导电型态之第一电晶体(311A-0),具有接收上述记忆单元所输出之上述资料信号之控制闸极,上述第一电晶体之电流路径之一端系耦接至一第一电源;及一第二导电型态之第二电晶体(313A-0),作为一负载并耦接于上述第一电晶体之电流路径之另一端及一第二电源;上述第二反相电路包括:一第一导电型态之第三电晶体(321A-0),具有接收上述参考单元所输出之上述参考信号之控制闸极,上述第三电晶体之电流路径之一端系耦接至上述第一电源;一第一导电型态之第四电晶体(322A-0),具有接收上述记忆单元所输出之上述资料信号之控制闸极,上述第四电晶体之电流路径之一端系耦接至上述第三电晶体之电流路径之另一端;及一第二导电型态之第五电晶体(323A-0),作为一负载并耦接于上述第四电晶体之电流路径之另一端及上述第二电源;上述第一反相电路于上述第一电晶体及第二电晶体之间输出上述第一信号,而上述第二反相电路于上述第四电晶体及第五电晶体之间输出上述第二信号。10.如申请专利范围第7项所述之半导体记忆装置,其中上述第一反相电路及第二反相电路具有彼此等效之输入输出特性。11.如申请专利范围第1或第4项所述之半导体记忆装置,更包括一限制电路(400A-0),用以限制由上述差动放大器输出之资料信号之峰値。12.如申请专利范围第1.2.3.4或5项所述之半导体记忆装置,更包括一参考信号产生号(110R,120R,130R,140R,BLE,DLR)以连续产生上述参考信号。图式简单说明:第一图系显示根据本发明第一实施例所述之半导体记忆装置之一般结构。第二图系显示根据本发明第一实施例所述之半导体记忆装置之详细结构。第三图系显示根据本发明第一实施例所述之半导体记忆装置之操作流程图。第四图系显示根据本发明第二实施例所述之半导体记忆装置之一般结构。第五图A及第五图B系显示根据本发明第二实施例所述之半导体记忆装置之操作波形图。第六图系显示根据本发明第三实施例所述之半导体记忆装置之结构。第七图系显示根据本发明第三实施例所述之半导体记忆装置之操作波形图。第八图系显示传统半导体记忆装置之一般结构。第九图系显示传统半导体记忆装置之详细结构。第十图系显示传统半导体记忆装置之操作波形图。第十一图系显示传统半导体记忆装置之另一操作波形图(参考信号固定于定电压)。