| 主权项 |
1.一种SOI(silicon-on-insulator)元件,其包含有:一矽覆绝缘(SOI)基板,其包含有:一第一绝缘层形成于一基底上;一导电层设于该第一绝缘层上;一第二绝缘层形成于该导电层上;以及一第一导电型式之半导体层设于该第二绝缘层上,且藉由该第二绝缘层与该导电层隔离;一金属氧化半导体(metal-oxide semiconductor,MOS)电晶体,该MOS电晶体包含有一闸极设于该半导体层上以及一第二导电型式之源极以及汲极形成于该闸极两侧之该半导体层中;以及一第一氧化区以及第二氧化区分别形成于该源极以及该汲极正下方之该导电层中,且该第一氧化区以及该第二氧化区系紧邻于该第二绝缘层。2.如申请专利范围第1项之SOI元件,其中该第一绝缘层系利用一氧植入隔离(separation by implanted oxygen,SIMOX)制程或一热氧化制程所形成。3.如申请专利范围第1项之SOI元件,其中该第二绝缘层系利用一氧植入隔离(SIMOX)制程所形成。4.如申请专利范围第3项之SOI元件,其中该第二绝缘层之厚度约为50至400埃(angstrom,)。5.如申请专利范围第1项之SOI元件,其中该半导体层之厚度约为1微米(micrometer)。6.如申请专利范围第1项之SOI元件,其中该第一导电型式为P型,且该第二导电型式为N型。7.如申请专利范围第1项之SOI元件,其中该MOS电晶体另包含有一闸极介电层设于该闸极以及该半导体层之间,用来使该闸极介电层下方之该半导体层感应出一通道(channel)。8.如申请专利范围第1项之SOI元件,其中该导电层系由一第一导电型式之半导体材料所构成,且藉由一第一导电型式之井接点(well pick-up)与一偏压供应源电连接。9.如申请专利范围第1项之SOI元件,其中该基底系为一矽基底或一玻璃基底。10.如申请专利范围第1项之SOI元件,其中该SOI元件系为一动态随机存取记忆(dynamic random access memory,DRAM)单元,且该源极与汲极系分别与一位元线(bit line)与一电容相连接。11.一种具有背闸极层之SOI元件,该SOI元件包含有:一矽覆绝缘(SOI)基板,其包含有:一第一绝缘层形成于一基底上;一第一导电型式之背闸极层设于该第一绝缘层上;一第二绝缘层形成于该背闸极层上;以及一第一导电型式之矽层设于该第二绝缘层上;一金属氧化半导体(MOS)电晶体,该MOS电晶体包含有一闸极设于该矽层上以及一第二导电型式之源极以及汲极形成于该闸极两侧之该矽层中;以及一第一矽氧区以及第二矽氧区分别形成于该源极以及该汲极正下方之该背闸极层中,且该第一矽氧区以及第二矽氧区系紧邻于该第二绝缘层;其中当施一背闸极偏压(back gate bias)于该第一半导体层时,该第一矽氧区以及该第二矽氧区可降低该第一半导体层与该源极或该汲极之间所产生的寄生电容(parasitic capacitance)。12.如申请专利范围第11项之SOI元件,其中该第一绝缘层系利用一氧植入隔离(SIMOX)制程或一热氧化制程所形成。13.如申请专利范围第11项之SOI元件,其中该第二绝缘层系利用一氧植入隔离(SIMOX)制程所形成。14.如申请专利范围第13项之SOI元件,其中该第二绝缘层之厚度约为50至400埃(angstrom,)。15.如申请专利范围第11项之SOI元件,其中该矽层之厚度约为1微米(micrometer)。16.如申请专利范围第11项之SOI元件,其中该第一导电型式为P型,且该第二导电型式为N型。17.如申请专利范围第11项之SOI元件,其中该MOS电晶体另包含有一闸极介电层设于该闸极以及该第二半导体层之间,用来使该闸极介电层下方之该第二半导体层感应出一通道。18.如申请专利范围第11项之SOI元件,其中该背闸极层系藉由一第一导电型式之井接点(well pick-up)与一背闸极偏压供应源电连接。19.如申请专利范围第11项之SOI元件,其中该基底系为一矽基底或一玻璃基底。20.如申请专利范围第11项之SOI元件,其中该SOI元件系为一动态随机存取记忆(DRAM)单元,且该源极与汲极系分别与一位元线与一电容相连接。图式简单说明:第一图至第八图为本发明于SOI基板上制作一MOS电晶体元件之剖面示意图。第九图为本发明另一实施例一DRAM单元之剖面示意图。 |
