| 主权项 |
1.一种类比同步电路,其包含:第一电容器;第一电流源电路,其系因应第一时钟讯号而使第一电容器开始充电,然后因应比上述第一时钟讯号迟的第二时钟讯号而使上述充电动作停止;第二电容器;第二电流源电路,其系因应第二时钟讯号而使第二电容器开始充电;以及比较器,其系对上述第一、第二电容器的充电电压进行比较,当它们到达相同时则发出定时讯号;上述比较电路包含:第一开关,其一端系用来供应上述第一电容器之充电电压;第二开关,其一端系用来供应上述第二电容器之充电电压,而他端则与上述第一开关的他端共同连接;第三电容器,其一端与上述第一及第二开关的他端之共同连接节点连接;第一增幅电路,其系与上述第三电容器之他端输入节点连接,并由输出节点输出上述定时讯号;第三开关,其系把相当于上述第一增幅电路之阀値电压之电压,对上述第三电容器进行供给控制;当上述第一及第三开关导适时,上述第二开关则被控制为非学适状态,而当上述第二开关导通时,则上述第一及第三开关则被控制为非导通状态。2.如申请专利范围第1项之类比同步电路,其上述第一电容器之电容和上述第一电流源电路的电流量比,与上述第二电容器之电容和上述第二电流源电路的电流量比实际上为相等。3.如申请专利范围第1项之类比同步电路,其进一步包含:第一重设电路,其系与上述第一电容器连接,因应上述一时钟讯号来对上述第一电容器之充电电压进行重设;以及第二重设电路,其系与上述第二电容器连接,因应上述比较电路之输出讯号来对上述第二电容器之充电电压进行重设。4.如申请专利范围第1项之类比同步电路,其系上述第一增幅电路具有一方及他方之输入节点的差动增幅电路;该差动增幅电路一方的输入节点与第三电容器之他端连接,而与阀値电压相当之上述电压则被输入他方之输入节点。5.如申请专利范围第1项之类比同步电路,其上述第一增幅电路为反转电路,该反转电路之输入节点与上述第三电容器之他端连接,而上述三开关则连接于该反转电路之输入节点与输出节点之间。6.如申请专利范围第1项之类比同步电路,其包含:第四电容器,其一端与上述第一和第二开关之他端的共同连接接点连接,且与上述第三电容器具有相等的电容;第二增幅电路,其系具有和上述第一增幅电路等价的电路结构,并与第四电容器之他端输入接点连接;以及虚设电路,其具有与上述第二开关逆相动作的第四开关;而该第二开关系把相当于上述第二增幅电路阀値电压之电压对上述第四电容器进行供给控制。7.如申请专利范围第1项之类比同步电路,其第一乃至第四开关分别由CMOS传送闸所构成。8.如申请专利范围第1项之类比同步电路,其系由MOS型电容器所构成,而该MOS电容器使用了,上述第一及第二电容器各自在反转区域上动作之MOS型晶体。9.如申请专利范围第8项之类比同步电路,其上述MOS型晶体系具有后闸连结于接地电压供给节点之低阀値电压。10.如申请专利范围第8项之类比同步电路,其上述MOS型晶体系后闸连结于接地电压供给节点之空乏型晶体。11.如申请专利范围第1项之类比同步电路,其系由MOS型电容器所构成,而该MOS电容器使用了,上述第一及第二电容器各自在堆积区域上动作之MOS型晶体。12.如申请专利范围第11项之类比同步电路,其上述MOS型晶体系在半导体基板之p型井状区域内形成,而该半导体基板包含:p型半孚体区域;n型井状区域,其系在上述p型半导体区域内形成;p型井状区域,其系在上述n型井状区域内形成;上述n型井状区域和p型井状区域受电源电压的电力供应。13.如申请专利范围第11项之类比同步电路,其上述MOS型晶体系在半导体基板之p型井状区域内形成,而该半导体基板包含:n型半导体区域;p型井状区域,其系在上述n型半导体区域内形成;上述p型井状区域受电源电压的电力供应。14.如申请专利范围第11项之类比同步电路,其上述MOS型晶体系在半导体基板之n型井状区域内形成,而该半导体基板包含:p型半导体区域;n型井状区域,其系在上述p型半导体区域内形成;上述p型井状区域受接地电压的电力供应。15.一种类比同步电路,其包含:输入缓冲器,其系用来接受外部时钟讯号;第一逻辑电路,其系用来,把由上述缓冲器输出之时钟讯号每一周期交互取出第一、第二时钟讯号;延迟监视器,其系用来接受由上述缓冲器输出之时钟讯号;第二逻辑电路,其系用来,把由上述延迟监视器输出之时钟讯号每一周期交互取出第三、第四时钟讯号;第一充电平衡延迟器,其系用来接受由上述第一逻辑电路输出之第一时钟讯号和由第二逻辑电路输出之第二时钟讯号,然后输出第五时钟讯号;第二充电平衡延迟器,其系用来接受由上述第一逻辑电路输出之第二时钟讯号和由第二逻辑电路输出之第四时钟讯号,然后输出第六时钟讯号;合成电路,其系用来接受上述第五时钟讯号和第六时钟讯号,并将之进行合成;以及输出缓冲器,其系用来由上述合成电路之出讯号来输出与上述外部时钟讯号同步之内部时钟讯号;上述之第一充电平衡延迟器包含:第一电容器:第一电流源电路,其系用来因应上述第三时钟讯号而对上述第一电容器开始充电,并因应上述第一时钟讯号而停止上述充电;第二电容器;第二电流源电路,其系用来因应上述第二时钟讯号而对上述第二电容器开始充电;以及第一比较电路,其系用来比较上述之第一、第二电容器之充电电压,当两者相同之际则输出定时讯号;上述之第二充电平衡延迟器包含:第三电容器;第三电流源电路,其系用来因应上述第四时钟讯号而对上述第三电容器开始充电,并因应上述第二时钟讯号而停止上述充电;第四电容器;第四电流源电路,其系用来因应上述第二时钟讯号而对上述第四电容器开始充电;以及第二比较电路,其系用来比较上述之第三、第四电容器之充电电压,当两者相同之际则输出定时讯号;上述第一比较电路包括:第一开关,其一端接受上述第一电容器的充电电压;第二开关,其一端接受上述第二电容器的充电电压,而他端则与上述第一开关的他端连接;第五电容器,其一端与上述第一及第二开关之他端共通节点连接;第一增幅电路,上述第五电容器之他端与其输入节点连接,并从其输出节点输出上述定时讯号;以及第三开关,其系用来把相当于上述第一增幅电路之阀値电压之电压,对上述第五电容器之他端进行供应控制;当上述第一及第三开关导通时,上述第二开关则被控制为非导通状态;而上述第二开关导通时,则上述第一及第三开关被控制为非导通状态;上述第二比较电路包括:第四开关,其一端接受上述第三电容器的充电电压;第五开关,其一端接受上述第四电容器的充电电压,而他端则与上述第四开关的他端连接;第六电容器,其一端与上述第四及第五开关之他端共通节点连接;第二增幅电路,上述第六电容器之他端与其输入节点连接,并从其输出节点输出上述定时讯号;以及第六开关,其系用来,把相当于上述第二增幅电路之阀値电压之电压,对上述第六电容器之他端进行供应控制;当上述第四及第六开关导通时,第五开关被控制为非导通状态,而第五开关导通时,第四及第六开关被控制为非导通状态。图式简单说明:第一图为向来之镜射型DLL之一例之区块图。第二图为用来说明向来之问题点的特性图。第三图为关于本发明之第一实施型态之类比同步电路整体电路图。第四图为在第三图中所用之部份讯号波形图。第五图为用来说明第三图电路动作的讯号波形图。第六图A和第六图B为用来生成在第三图中所用之部份讯号之电路的电路图。第七图为一标志图,其系用来说明在第三图中所用之定流源电路的原理。第八图为一特性图,其系用来说明在第三图中所用之定流源电路的原理。第九图A和第九图B为一讯号波形图,其系用来说明在第三图中电路的动作。第十图A和第十图B一标志图和详细电路图,其系用来说明,在第三图电路中被作为比较器使用之差动增幅电路。第十一图为第三图电路所使用电路之详细结构电路图。第十二图为用来说明第十一图之比较器动作之一部份讯号波形图。第十三图为一电路图,其系用来说明,第十一图比较器中所使用开关的详细结构。第十四图为一详细结构电路图,其系用来说明,与本发明第二实施型态有关之同步类比电路上之比较器。第十五图为一输出特性图,其系用来显示第十四图比较器中所用之反向器之输出特性。第十六图为用来说明第十四图之比较器动作之一部份讯号波形图。第十七图为包含第十一图和第十四图之比较器同步类比电路之等价电路图。第十八图为包含第十一图和第十四图之比较器同步类比电路之等价电路图。第十九图A和第十九图B为一等价电路图,其系用来说明,与本发明第三实施型态有关之同步类比电路原理。第二十图为一详细结构电路图,其系用来说明,与本发明第三实施型态有关之同步类比电路上之比较器。第二十一图为一详细结构电路图,其系用来说明,与本发明第三实施型态有关之同步类比电路上之比较器(但与第二十图所示者不同)。第二十二图A和第二十二图B为一标志图及元件结构切面图,其系用来说明,在LSI上实现上述各实施型态之电容器时的MOS晶体结构。第二十三图为使用第二十二图所示之MOS晶体所构成之MOS电容器图。第二十四图A乃至第二十四图D为相对于后间之闸电压(gate)和电容C(gate)之间的关系特性图,其系与包括本发明第四及第五之各实施型态上所用之N频MOS晶体方面有关。第二十五图为上述第五实施型态上所使用之N频MOS晶体之元件结构切面图。第二十六图为使用第二十五图所示之MOS晶体所构成之MOS电容器图。第二十七图为一详细结构电路图,其系用来说明,与本发明第八实施型态有关之同步类比电路上之比较器。 |
