| 主权项 |
1.一种半导体记忆装置,由位元线和字线选择,其特征是具备有:存取电晶体,以其源极区域连接到上述之位元线,以其闸极侧连接到上述之字线;负载电阻,连接在上述之存取电晶体之汲极区域侧之记忆节点和电源之间;和负性电阻部,连接在上述之存取电晶体之汲极区域侧之记忆节点和地线之间;上述之负性电阻部具有:隧道绝缘膜,形成在不纯物浓度较浓之P型之活性区域上用来产生隧道效应;和N型多晶矽,形成在该隧道绝缘膜上。2.如申请专利范围第1项之半导体记忆装置,其中在上述之存取电晶体之源极区域和上述之位元线之间,和上述之负载电阻和上述之记忆节点之间之任何一方或双方设有电阻。3.如申请专利范围第2项之半导体记忆装置,其中上述之电阻是形成在不纯物浓度较浓之第1导电型之活形区域和该活性区域上之多晶矽之间之隧道绝缘膜。4.如申请专利范围第1至3项中任一项之半导体记忆装置,其中当上述之位元线之电位被设定在上述负性电阻部两端之尖峰电压(表示在该负性电阻部流动之电流为最大)和该负性电阻部两端之谷底电压(表示在该负性电阻部流动之电流为最小)之间之状态时,上述之半导体记忆装置进行读出动作。5.如申请专利范围第1至3项中任一项之半导体记忆装置,其中上述之负性电阻部为隧道二极体。6.一种半导体记忆装置,其特征是具备有:第1导电型之半导体基板;第2导电型之井,形成在上述之第1导电型之半导体基板之主面;不纯物浓度较浓之第1导电型之第1活性区域,形成在上述之第2导电型之井上;存取电晶体,其源极区域与形成在上述之第1活性区域内之记忆节点连接;不纯物浓度较浓之第1导电型之第2活性区域,形成在上述之第1活性区域和上述之存取电晶体除外之上述第2导电型之井上;记忆节点直接接触件,形成在上述之记忆节点上部;负载电阻,连接在上述之记忆节点和电源配线之间;位元线直接接触件,形成在上述之第2活性区域上部;位元线,经由上述之位元线直接接触件形成;地线直线接触件,形成在上述之第1活性区域上部;地线多晶矽配线,由在上述之地线直接接触件上成膜多晶矽而形成;地线接触件,被配置在上述之地线多晶矽配线上;和地线配线,形成在上述之地线接触件上;在上述之地线直接接触件之底部配置隧道绝缘膜藉以产生隧道效应。7.如申请专利范围第6项之半导体记忆装置;其中在上述之位元直接接触件和上述之位元线之间具备有:位元线接触件连接点,经由在上述之位元线直接接触件上成膜多晶矽而形成;和位元线接触件,被配置在上述之位元线接触件连接点上;上述之位元线形成在上述之位元线接触件上,在上述之位元线直接接触件之底部配置有隧道绝缘膜用来产生隧道效应。8.如申请专利范围第6或7项之半导体记忆装置,其中上述之位元线接触件连接点,上述之地线多晶矽配线,上述之电源配线和上述之负载电阻以同一层形成。9.如申请专利范围第6或7项之半导体记忆装置,其中在上述之半导体基板上,以场氧化膜分离成各个形状为T字形之活性区域,用来配置和形成阵列状。10.如申请专利范围第6或7项之半导体记忆装置,其中使上述存取电晶体之汲极区域之不纯物浓度成为较淡之第1导电型。11.一种半导体记忆装置之制造方法,其特征是所包含之步骤有:将以场氧化膜在第1导电型之半导体基板之主面分离成之活性区域配置成阵列状;在上述之活性区域上形成第2导电型之井;在被配置成阵列状之上述各个活性区域之一方之突出部份和另外一方之突出部份,形成互相平行之各个兼作字线之存取电晶体;在上述之存取电晶体之汲极区域侧,形成不纯物浓度较淡之第1导电型之区域;除了上述之不纯物浓度较淡之第1导电型之区域外,在一方之上述之第二导电型之井上,形成不纯物浓度较浓之第1导电型之第1活性区域,在另外一方之上述第2导电型之井上,形成不纯物浓度较浓之第1导电型之第2活性区域;在上述之第1活性区域内形成记忆节点;对上述第1活性区域上部之地线直接接触件,上述记忆节点上部之记忆节点直接接触件,和上述第二活性区域上部之位元线直接接触件同时进行开孔;在上述地线直接接触件,上述记忆节点直接接触件和上述位元线直接接触件之各个底部,形成隧道绝缘膜藉以产生隧道效应;在上述之地线直接接触件,上述之记忆节点直接接触件和上述之位元线直接接触件上形成非掺杂多晶矽膜,形成在上述之地线直接接触件上之非掺杂多晶矽膜,用来形成不纯物浓度较浓之第2导电型化之地线多晶矽配线,形成在上述之记忆节点直接接触件上之非掺杂多晶矽膜之一部份,用来形成不纯物浓度较淡之第1导电型化之负载电阻,其他之部份用来形成不纯物浓度较浓之第1导电型化之电源配线,形成在上述之位元线直接接触件上之非掺杂多晶矽膜,用来形成不纯物浓度较浓之第1导电型化之位元线接触件连接点,上述之地线多晶矽配线,上述之负载电阻,上述之电源配线和上述之位元线接触件连接点以同一层形成;和在上述之地线直接接触件之底部形成隧道二极体。图式简单说明:第一图表示本发明之实施形态1之半导体记忆装置,亦即使用有负性电阻隧道二极体之SRAM记忆单元之等値电路。第二图表示本发明之实施形态1之使用有隧道二极体TD 10a之SRAM之动作原理。第三图表示本发明之实施形态1之使用有隧道二极体TD 10a之SRAM之资料读出方法。第四图表示本发明之实施形态1之使用有隧道二极体TD 10a之SRAM之低位准资料写入方法。第五图表示本发明之实施形态1之使用有隧道二极体TD 10a之SRAM之高位准资料写入方法。第六图以模式方式表示本发明之实施形态2之半导体记忆装置之剖面图。第七图(a)、第七图(b)、第七图(c)以模式方式表示本发明之实施形态3之半导体记忆装置之俯视图。第八图(a)、第八图(b)表示本发明之实施形态4之半导体记忆装置之制造方法(制程)。第九图(a)、第九图(b)表示本发明之实施形态4之半导体记忆装置之制造方法(制程)。第十图(a)、第十图(b)表示本发明之实施形态4之半导体记忆装置之制造方法(制程)。第十一图(a)、第十一图(b)表示本发明之实施形态4之半导体记忆装置之制造方法(制程)。第十二图(a)、第十二图(b)表示本发明之实施形态4之半导体记忆装置之制造方法(制程)。 |
