| 主权项 |
1.一种DRAM晶胞配置,其特征为:-具有记忆胞,其含有至少一个垂直式电晶体和一个电容器,-在基板(S)中上下重叠地配置此电晶体之上部源极/汲极区(SDo)、通道区(KA)和下部源极/汲极区(SDu)且分别邻接于第一凹口(V)之第一边缘(Fa)以及第二凹口,-第一凹口(V)之第一边缘(Fa)之至少一部份设有此电容器之介电质(Ka,Kb),其在下部源极/汲极区(SDu)中具有一个凹入区,-在第一凹口(V)中配置此电容器之记忆节点(Sp),其在凹入区中邻接于下部源极/汲极区(SDu),-在第二凹口中配置此电晶体之闸极电极,-记忆胞是与字元线(w)相连接且和位元线(其垂直于字元线(w)而延伸)相连接。2.如申请专利范围第1项之DRAM晶胞配置,其中-第二凹口之底部较凹入区之下部边缘还深,-须配置此记忆胞之第一凹口(V)和第二凹口,使记忆胞之第一个之第二凹口邻接于记忆节点(Sp),记忆节点(Sp)配置在记忆胞之第二个之第一凹口(V)中。3.如申请专利范围第2项之DRAM晶胞配置,其中-记忆节点(Sp)之上部平面界定了凹入区之上部边缘,-在记忆节点(Sp)上于第一凹口(V)中配置一种隔离结构(Ia)。4.如申请专利范围第3项之DRAM晶胞配置,其中-第一记忆胞之第二凹口在侧向(lateral)相对于第二记忆胞之第一凹口(V)而偏移,使第一记忆胞之第二凹口之一部份配置在第二记忆胞之第一凹口(V)中且另一部份配置在基板(S)中,-隔离结构(Ia)之宽度至少须够大,使第二记忆胞之电晶体不会受到一种与隔离结构(Ia)相邻之闸极电极及/或字元线(w)所控制。5.如申请专利范围第2或第3项之DRAM晶胞配置,其中-第一记忆胞之第二凹口(8V')配置在基板(8S)中以及第二记忆胞之第一凹口(8V)之外部且邻接于第二记忆胞之第一凹口(8V)之第二侧面(8Fb)(其与第一侧面(8Fa)相面对),-电容器介电质(8Ka,8Kb)在第二记忆胞之第一凹口(8V)之第二侧面(8Fa)上具有另一凹入区,使第一记忆胞之第二凹口(8V')邻接于第二记忆胞之记忆节点(8Sp)。6.如申请专利范围第3项之DRAM晶胞配置,其中-第一记忆胞之第二凹口配置在第二记忆胞之第一凹口(6V)中且以第二记忆胞之第一凹口(6V)来划分第二记忆胞之第一凹口(6V)之与第一侧面相面对之第二侧面(6Fb)之一部份,-隔离结构(6Ia)之宽度至少须够大,使第二记忆胞之电晶体不会受到一种与隔离结构(6Ia)相邻之闸极电极及/或字元线(6w)所控制。7.如申请专利范围第2至4项中任一项之DRAM晶胞配置,其中一此电晶体之上部源极/汲极区(SDo)、通道区(KA)和下部源极/汲极区(SDu)沿着位元线(B)之方向而配置在第一凹口(V)和第二凹口之间,-上部源极/汲极区(SDo)和至少此通道区(KA)之一部份沿着字元线(w)之方向配置在二个隔离区(IS)之间,这些隔离区(IS)至少一部份是配置在基板(S)中,-隔离结构(Ia)沿着字元线(w)之方向而配置在二个隔离区(IS)之间,-第二凹口是字元线沟渠(Gw)之一部份,字元线沟渠(Gw)邻接于二个隔离区(IS),-电晶体之闸极电极是字元线中之一条之一部份,字元线配置在字元线沟渠(Gw)中。8.如申请专利范围第7项之DRAM晶胞配置,其中-隔离区(IS)配置在隔离沟渠(GI)中,隔离沟渠(GI)垂直于字元线沟渠(Gw)而延伸,-隔离沟渠(GI)之底部较下部源极/汲极区(SDu)之下部边缘还深,-字元线沟渠(Gw)较隔离沟渠(GI)还平坦。9.如申请专利范围第7项之DRAM晶胞配置,其中一具有折叠式位元线(B),-在字元线沟渠(Gw)中配置二条字元线(w),-字元线(w)是间隔层形式的。10.如申请专利范围第8项之DRAM晶胞配置,其中一具有折叠式位元线(B),-在字元线沟渠(Gw)中配置二条字元线(w),-字元线(w)是间隔层形式的。11.如申请专利范围第7项之DRAM晶胞配置,其中-在字元线沟渠(1Gw)中配置一条唯一之字元线(1w)。12.如申请专利范围第11项之DRAM晶胞配置,其中一字元线(1w)突出于字元线沟渠(1Gw)之外。13.如申请专利范围第7项之DRAM晶胞配置,其中-须配置第一凹口(V),使相邻记忆胞之记忆节点(Sp)其邻接于字元线沟渠(Gw))交替地与字元线沟渠(Gw)之第一侧面和第二侧面相邻接。14.如申请专利范围第11项之DRAM晶胞配置,其中-须配置第一凹口(4V),使相邻记忆胞之记忆节点(4Sp)其邻接于字元线沟渠(4Gw))邻接于字元线沟渠(4Gw)之相同侧面。15.如申请专利范围第1至第4项中任一项之DRAM晶胞配置,其中一下部源极/汲极区具有高掺杂之部份(8SDu),下部源极/汲极区之低掺杂之部份须围绕此种高掺杂之部份(8SDu),使下部源极/汲极区之高掺杂之部份(8SDu)不邻接于基板(8S)且亦不邻接于通道区(8KA)。16.一种DRAM晶胞配置之制造方法,其特征为:-须产生一些记忆胞,其分别含有一个垂直式电晶体及一个电容器,-在基板(S)中须产生一个下部源极/汲极区(SDu),一个通道区(KA)和一个上部源极/汲极区(SDo)以作为电晶体之一部份,这些区域互相重叠地配置着,-在基板(S)中产生第一凹口(V),其以第一侧面(Fa)来和下部源极/汲极区(SDu)、通道区(KA)和上部源极/汲极区(SDo)相邻接,-第一凹口(V)设有电容器之介电质(Ka,Kb),-下部源极/汲极区(SDu)中第一凹口(V)之第一侧面(Fa)上之电容器介电质(Ka,Kb)设有一个凹入区,-在第一凹口(V)中产生此电容器之记忆节点(Sp),其在上述凹入区中邻接于下部源极/汲极区(SDu),-在第二凹口中产生此电晶体之闸极电极,-产生字元线(w)和位元线(B)(其垂直于字元线(w)而延伸)且这些线是与记忆胞相连接。17.如申请专利范围第16项之方法,其中-须产生第二凹口,使其底部较上述凹入区之下部边缘还深,-须产生记忆胞,使记忆胞之第一个之第二凹口邻接于记忆节点(Sp),记忆节点(Sp)配置在记忆胞之第二个之第一凹口(V)中。18.如申请专利范围第17项之方法,其中-须产生记忆节点(Sp),使记忆节点(Sp)之上部平面界定了凹入区之上部边缘,-在记忆节点(Sp)上于第一凹口(V)中产生一种隔离结构(Ia)。19.如申请专利范围第17或18项之方法,其中-须产第一记忆胞之电晶体之至少一个通道区(KA)和下部源极/汲极区(SDu),使它们在第一记忆胞之第二凹口(V)产生之前邻接于第一记忆胞之第一凹口(V)且邻接于第二记忆胞之第一凹口(V),-在产生电容器介电质(Ka,Kb)之后须沈积导电性材料,-在沈积导电性材料之后产生一种遮罩(Mc),其配置于第一凹口之第一侧面上方且未覆盖第一凹口(V)之第二侧面(Fb)(其与第一侧面相面对(Fa)相面对)上方之区域,-第二凹口藉助于遮罩(Mc)而产生,此时至少须对基板(S)和导电性材料进行蚀刻,使第一记忆胞之第二凹口之一部份配置在第二记忆胞之第一凹口(V)中而另一部份则配置在基板(S)中,-产生上述此种由导电材料所构成之记忆节点(Sp)。20.如申请专利范围第18项之方法,其中-为了产生第一凹口(8V),须产生一种遮罩(8M),-至少须产生第一记忆胞之电晶体之通道区(8KA)和下部源极/汲极区(8SDu),使这些区域在产生第一记忆胞之第二凹口(8V')之前邻接于第一记忆胞之第一凹口(8V)且邻接于第二记忆胞之第一凹口(8V),一在电容器介电质(8Ka,8Kb)中在第二记忆胞之第一凹口(8V)之第二侧面(8Fb)(其与第一凹口(8V)之第一侧面(8Fa)相面对)上产生另一凹入区,-在产生记忆节点(8Sp)之后产生另一遮罩(8M'),其配置于第一凹口(8V)之第一侧面(8Fa)上方,-第二凹口(8V')藉助于另一遮罩8M'而产生,使第一记忆胞之第二凹口(8V')配置于基板(8S)中且邻接于第二记忆胞之第一凹口(8V)之第二侧面(8Fb)。21.如申请专利范围第20项之方法,其中-遮罩(8M)覆盖即将产生之第一凹口(8V),-在这些即将产生之第一凹口(8V)之间产生沟渠(G),此时须在遮罩(8M)之侧面上产生一种间隔层(8c1)且选择性地对遮罩(8M)和间隔层(8c1)来对基板(8S)进行蚀刻,-沟渠(G)中填入一种绝缘材料,-沈积一种材料且进行回蚀刻,以便在遮罩(8M)之各部份之间配置此种材料,-选择性地对此种材料而将遮罩(8M)去除且产生第一凹口(8V),此时须选择性地对此材料来对基板(8S)进行蚀刻,-基板(8S)以绝缘材料来覆盖,-使基板(8S)之一部份(其邻接于第一记忆胞之第一凹口(8V)之第一侧面(8Fa))裸露出来,-以等向性方式对基板(8S)进行蚀刻,此种以绝缘材料填入之沟渠(G)作为侧面蚀刻停止层,使基板(8S)中产生一种凹入区(A),其邻接于第一记忆胞之第一凹口(8V)之第一侧面(8Fa),-基板(8S)中之凹入区(A)中以绝缘材料填入,-绝缘材料和隔离结构(8Ic)之一部份是由另一遮罩所取代,此过程中须对绝缘材料和隔离结构(8Ic)进行回蚀刻且沈积一种材料而将之整平直至基板(8S)之一部份(此部份邻接于第二记忆胞之第一凹口(8V)之第二侧面(8Fb)且邻接于沟渠(G))裸露为止。22.如申请专利范围第18项之方法,其中-至少须产生第一记忆胞之电晶体通道区(6KA)和下部源极/汲极区(6SDu),使这些区域在第一记忆胞之第二凹口产生之前邻接于第一记忆胞之第一凹口(6V)且邻接于第二记忆胞之第一凹口(6V),-在产生电容器介电质(6Ka,6Kb)之后沈积一种导电性材料且进行回蚀刻,-须产生第二凹口,使第一记忆胞之第二凹口配置在第二记忆胞之第一凹口(6V)中且以第二记忆胞之第一凹口(6V)来划分第二记忆胞之第一凹口(6V)之第二侧面(6Fb)之一部份,-记忆节点(6Sp)由导电性材料所产生。23.如申请专利范围第22项之方法,其中-基板(6S)上之第一层(N1)对应于第一凹口(6V)而被结构化,-在隔离结构(6Ia)产生之后施加第二层(N2)且进行结构化,使其配置在第一凹口(6V)之第一侧面(6Fa)上方且未覆盖第一凹口(6V)之与第一侧面(6Fa)相面对之第二侧面(6Fb)上方之区域,-在产生第二凹口时第一层(N1)和第二层(N2)作为遮罩用。24.如申请专利范围第22项之方法,其中-在基板(7S)上之层(N1')对应于第一凹口(7V)而被结构化,-在第一凹口(7V)之第一侧面(7Fa)上产生一种间隔层(7c),-产生第二凹口,此过程中须选择性地对此层(N1')和间隔层(7c)来进行蚀刻。25.如申请专利范围第16至18项中任一项之方法,其中-须产生第一凹口(V)和第二凹口,以便在位元线(B)之方向中在此二凹口之间配置电晶体之上部源极/汲极区(SDo)、通道区(KA)和下部源极/汲极区(SDu),-在产生电容器介电质(Ka,Kb)之后沈积导电性材料,-在沈积导电性材料之后产生一些隔离沟渠(GI),其基本上是互相平行且平行于位元线(B)而延伸,-第一凹口(V)由二个相邻之隔离沟渠(GI)所切割,-隔离沟渠(GI)中以隔离区填入,-产生各记忆胞之第二凹口以作为互相平行而延伸之字元线沟渠(Gw)之一部份,其垂直于隔离沟渠(GI)而延伸,-为了产生字元线沟渠(Gw),至少须对隔离沟渠(GI)中之隔离区(IS)及基板(S)进行蚀刻,-产生记忆胞之电晶体之闸极电极以作为字元线(w)之一部份,其配置在字元线沟渠(Gw)中,-由导电性材料产生记忆节点(Sp)。26.如申请专利范围第16至18项中任一项之方法,其中-产生一些互相平行而延伸之隔离沟渠(4GI)且以隔离区(4IS)填入,-记忆胞之第一凹口(4V)产生于各隔离沟渠(4GI)之间,使第一凹口(4V)邻接于二个相邻之隔离沟渠(4GI),-产生记忆胞之第二凹口以作为互相平行而延伸之字元线沟渠(4GI)之一部份,其垂直于隔离沟渠(4GI)而延伸,使电晶体之上部源极/汲极区(4SDo)、通道区(4KA)和下部源极/汲极区(4SDu)配置在第二凹口和第一凹口(4V)之间,-产生各记忆胞之电晶体之闸极电极以作为字元线(4w)之一部份,其配置在字元线沟渠(4Gw)中。27.如申请专利范围第25项之方法,其中-须产生一些隔离沟渠(GI),使其底部较下部源极/汲极区(SDu)还深,-须产生一些字元线沟渠(Gw),使其较隔离沟渠(GI)还平坦。28.如申请专利范围第26项之方法,其中-须产生一些隔离沟渠(GI),使其底部较下部源极/汲极区(SDu)还深,-须产生一些字元线沟渠(Gw),使其较隔离沟渠(GI)还平坦。29.如申请专利范围第16至18项中任一项之方法,其中-在字元线沟渠(1Gw)中分别产生唯一之字元线(1w)。30.如申请专利范围第29项之方法,其中-为了产生字元线(1w),须沈积材料且进行结构化,使字元线(1w)由字元线沟渠(1Gw)突出。31.如申请专利范围第25项之方法,其中-须产生记忆胞,使相邻之记忆胞之记忆节点(Sp)其邻接于字元线沟渠(Gw)之一)交替地与字元线沟渠(Gw)之第一侧面和第二侧面相邻接。32.如申请专利范围第26项之方法,其中-须产生记忆胞,使相邻之记忆胞之记忆节点(Sp)其邻接于字元线沟渠(Gw)之一)交替地与字元线沟渠(Gw)之第一侧面和第二侧面相邻接。33.如申请专利范围第29项之方法,其中-须产生记忆胞,使相邻之记忆胞之记忆节点(4Sp)(其邻接于字元线沟渠(4Gw)之一)邻接于字元线沟渠(4Gw)之相同侧面。34.如申请专利范围第16至18项中任一项之方法,其中-电容器介电质(Ka,Kb)之至少一部份是在产生第一凹口(V)之后以共形(conform)方式沈积而成,以便覆盖第一凹口(V)之各面而不会填入第一凹口(V)中,-第一凹口(V)中以导电性材料填入,-对此导电性材料进行回蚀刻直至上部高度(o)为止,-电容器介电质(Ka,Kb)之裸露部份及电容器介电质(Ka,Kb)之介于上部高度和下部高度(u)(其位于上部高度(o)下方)之间的部份须去除,使电容器介电质(Ka,Kb)之凹入区配置于下部高度(u)和上部高度(o)之间。-沈积另一种导电性材料且回蚀刻至上部高度(o)为止,-为了产生下部源极/汲极区(SDu),须进行一种退步骤,其中在凹入区中掺杂物质由导电性材料扩散至基板(S)中,-由导电性材料产生记忆节点(Sp)。35.如申请专利范围第16至18项中任一项之方法,其中-产生下部源极/汲极区之低掺杂的部份,此过程中须藉由第一凹口(8V)、第二凹口(8V')和隔离沟渠(8GI)来对一种掺杂层(b)进行结构化,-下部源极/汲极区之高掺杂之部份(SDu)藉由掺杂物质由记忆节点(8SP)往外扩散而产生,使低掺杂之部份围绕着高掺杂之部份(SDu),但此高掺杂之部份(SDu)未与基板(8S)相邻接且亦未邻接于通道区(8KA)。图式简单说明:第一图在产生各凹口、电容器电极、电容器介电质之第一部份、容器介电质之第二部份以及记忆节点之后第一基板之横切面。第二图a在第一隔离结构、隔离沟渠、各隔离区、电晶体之上部源极/汲极区及下部源极/汲极区产生之后第一图之横切面。第二图b第一基板之与第二图a之横切面相垂直之横切面。第二图c第一基板之府视图,其中显示各凹口及各隔离沟渠。第三图a在产生第一层、第二层及光阻遮罩且进行结构化之后第二图a之横切面。第三图b是第二图c之俯视图,其中显示各凹口、隔离沟渠以及由光阻所构成之遮罩。第四图在产生字元线沟渠、第二隔离结构、闸极介电质、字元线及第三隔离结构之后第三图a之横切面。第五图a在产生第四隔离结构、第五隔离结构、隔离层、接触区以及位元线之后第四图之横切面。第五图b在第五图a之步骤之后第二图b之横切面。第五图c是第三图b之俯视图,其中显示各凹口、隔离沟渠、字元线沟渠、接触区以及位元线。第六图在产生各凹口、电容器电极、电容器介电质、记忆节点、第一隔离结构、具有隔离区(未显示)之隔离构渠、字元线沟渠、第二隔离结构、闸极介电质、上部源极/汲极区、通道区、下部源极/汲极区、字元线、第三隔离结构、间隔层、接触区以及位元线之后,第二基板之横切面。第七图在产生各凹口、电容器电极、电容器介电质、记忆节点、第一隔离结构、具有隔离区(未显示)之隔离构渠、字元线沟渠、第二隔离结构、闸极介电质、上部源极/汲极区、通道区、下部源极/汲极区、字元线、第四隔离结构、第五隔离结构、隔离层、接触区以及位元线之后,第三基板之横切面。第八图a在产生各隔离构渠(其具有一些隔离区)、凹口、电容器电极和电容器介电质且沈积一种导电性材料以及进行回蚀刻之后,第四基板之横切面。第八图b在第八图a之步骤之后第四基板之俯视图。第九图a在产生各个具有隔离区(显示在第九图b中)之隔离构渠、各凹口、电容器电极、电容器介电质、记忆节点、第一隔离结构、字元线沟渠、第二隔离结构、闸极介电质、上部源极/汲极区、通道区、下部源极/汲极区、字元线、第三隔离结构、间隔层、隔离层、接触区以及位元线之后,第五基板之横切面。第九图b是第五基板之与第九图a之横切面相垂直之横切面。第九图c是第五基板之俯视图,其中显示各隔离区、第一凹口、字元线沟渠、位元线以及一些未被遮罩所覆盖之区域。第十图a在产生第一层、第二层和第三层之后第六基板之横切面。第十图b在产生各凹口、电容器电极、电容器介电质、记忆节点、第一隔离结构、隔离构渠(未显示)、上部源极/汲极区、通道区、下部源极/汲极区、字元线沟渠、第二隔离结构、闸极介电质、字元线、第三隔离结构、第四隔离结构、第五隔离结构、隔离层、接触区各位元线之后,第十图a之横切面。第十一图在产生各个具有隔离区(未显示)之隔离沟渠,一种由氮化矽所构成之第一层,各凹口、电容器介电质、电容器电极、记忆节点、第一隔离结构、上部源极/汲极区、通道区、下部源极/汲极区、一种由SiO2所构成之层、一种由氮化矽所构成之第二层、字元线沟渠及第二隔离结构之后,第七基板之横切面。第十二图在产生闸极介电质、字元线、第三隔离结构、间隔层、隔离层、接触区以及位元线之后第十一图之横切面。第十三图在产生一种由氮化矽所构成之层、各凹口、电容器电极、电容器介电质、记忆节点、第一隔离结构、上部源极/汲极区、通道区、下部源极/汲极区以及各个具有隔离区(未显示)之隔离构渠之后,第八基板之横切面。第十四图在产生字元线沟渠、间离层、第二隔离结构、闸极介电质及字元线之后第十三图之横切面。第十五图在产生第三隔离结构、隔离层、接触区及位元线之后第十四图之横切面。第十六图a在产生一种遮罩、第一间隔层和沟渠之后,第九基板(其包含一种层)之横切面。第十六图b在第十六图a之制程之后第九基板之与第十六图a之横切面相垂直之横切面。第十六图c是第九基板之俯视图,其中显示该遮罩、第一间隔层和沟渠。第十七图a产生第一隔离结构和第二隔离结构之后第十六图a之横切面。第十七图b在第十七图a之步骤之后第十六图b之横切面。第十八图a在产生第一凹口、电容器电极、电容器介电质、记忆节点、第三隔离结构及第二间隔层之后第十七图a之横切面。第十八图b在第十八图a之步骤之后第十七图b之横切面。第十九图a在第三隔离结构被放大,第一间隔层、第一隔离结构之上部、第二隔离结构和第二层隔层之一部份被去除,具有隔离区(显示在第十九图b中)之隔离构渠、第四隔离结构、上部源极/汲极区、通道区、下部源极/汲极区和凹入区产生之后,第十八图a之横切面。第十九图b在第十九图a之步骤之后第十八图b之横切面。第二十图a在第四隔离结构和第二间隔层被去除且第五隔离结构和另一遮罩产生之后第十九图a之横切面。第二十图b在第二十图a之步骤之后第十九图b之横切面。第二十一图a在产生第二凹口、第六隔离结构、闸极介电质、字元线、第七隔离结构、第三间隔层、隔离层、接触区以及位元线之后且第五隔离结构去除之后,第二十图a之横切面。第二十一图b在第二十一图a之步骤之后,第二十图b之横切面。 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