| 主权项 |
1.一种半导体装置,系具备至少一个包括被配设于半导体基板上之MOS电晶体在内的电路部者,上述MOS电晶体为具备:配设于上述半导体基板上之闸极绝缘膜;多晶矽化物闸极,由配设于上述闸极绝缘膜上之图型化多晶矽与配设于该图型化多晶矽膜上之矽化物膜所构成;侧壁绝缘膜,配设于上述多晶矽化物闸极之侧面,其上部端面与上述多晶矽化物闸极之上主面形成约略同一之平面;以及上部构造体,配设于由上述多晶矽化物闸极之上主面与上述侧壁绝缘膜之上部端面所构成之平面区域上。2.如申请专利范围第1项之半导体装置,其中该侧壁绝缘膜及该上部构造体均为氮化膜者。3.如申请专利范围第2项之半导体装置,其中该矽化物膜为矽化钛膜或矽化钴膜者。4.如申请专利范围第1项之半导体装置,其中该上部构造体为金属膜者。5.如申请专利范围第4项之半导体装置,其中该矽化物膜为矽化钛膜或矽化钴膜,该金属膜为具有:以可接触于至少上述矽化物膜之主面上之方式配设的阻障金属膜,以及配设于上述阻障金属膜上之钨膜或铜膜者。6.如申请专利范围第5项之半导体装置,其中该阻障金属膜为氮化钛膜或氮化钽膜者。7.一种半导体装置,其系具备至少一个包括被配设于半导体基板上之MOS电晶体在内之电路部者,上述MOS电晶体为具备:闸极绝缘膜,以所含第一部分可接触于上述半导体基板上之方式配设;金属闸,被配设于上述闸极绝缘膜之上述第一部分上,同时其侧面由上述闸极绝缘膜之第二部分所被覆;以及侧壁绝缘膜,上述金属闸之侧面隔着上述闸极绝缘膜之第二部分而配设。8.如申请专利范围第7项之半导体装置,其中该金属闸为钨膜或铜膜者。9.如申请专利范围第7项之半导体装置,其中该闸极绝缘膜为藉CVD法所形成之绝缘膜者。10.如申请专利范围第3项之半导体装置,其中该至少一个电路部为资料保持部以及与上述资料保持部连动动作之周边电路部,而该MOS电晶体系配设于上述资料保持部者。11.如申请专利范围第3.5或7项之半导体装置,其中该至少一个电路部为形成于该半导体基材上之资料保持部以及与上述资料保持部连动动作之周边电路部,而该MOS电晶体系配设于上述周边电路部者。12.一种半导体装置之制造方法,其系具备至少一个包括被配设于半导体基板上之MOS电晶体在内之电路部,上述MOS电晶体之制造步骤为具备:(a)在上述半导体基板上全面形成绝缘膜之步骤;(b)在上述绝缘膜上全面形成多晶矽膜之步骤;(c)在上述多晶矽膜上全面形成第一氮化膜之步骤;(d)在配合上述MOS电晶体之闸极图型之下施行上述第一氮化膜之图型化以形成上部氮化膜,而在该上部氮化膜为掩膜之下,施行上述多晶矽膜之图型化,以形成在图型化多晶矽膜上积层有上述上部氮化膜之多晶矽闸之步骤;(e)在上述多晶矽闸之侧面形成侧壁氮化膜之步骤;(f)用层间绝缘膜来填充上述形成有上述侧壁氮化膜之多晶矽闸后,以可令上述上部氮化膜之上主面露出之方式使上述层间绝缘膜平坦化之步骤;(g)除去上述上部氮化膜及上述上部氮化膜之侧面之上述侧壁氮化膜以形成凹部之步骤;(h)使上述凹部之底部之上述图型化之多晶矽膜经过矽化以形成矽化物膜而形成多晶矽化物闸极之步骤;以及(i)用上部构造体来填充上述凹部之步骤者。13.如申请专利范围第12项之半导体装置之制造方法,其中该步骤(i)包括:用第二氮化膜来填充该凹部而以该上部构造体仅可残存于上述凹部内之方式予以平坦化的步骤者。14.如申请专利范围第12项之半导体装置之制造方法,其中该步骤(i)包括:在该凹部之内面上形成阻障金属膜之步骤:用钨膜或铜膜来填充被覆有上述阻障金属膜在内面上之上述凹部之步骤;以及以该上部构造体仅可残存于上述凹部内之方式使上述阻障金属膜及上述钨膜或铜膜平坦化之步骤者。15.如申请专利范围第12项之半导体装置之制造方法,其中该步骤(e)包括一以可保持该多晶矽闸之凹凸轮廓形状之方式使第三氮化膜覆盖该多晶矽闸之步骤,而上述第三氮化膜中之接触于上述多晶矽闸侧面上之部分系成为该侧壁氮化膜者。图式简单说明:第一图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第二图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第三图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第四图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第五图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第六图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第七图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第八图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第九图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第十图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第十一图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第十二图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第十三图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第十四图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第十五图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第十六图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第十七图为用以说明本发明有关之实施形态1之半导体装置之制造步骤之图。第十八图为用以说明本发明有关之实施形态1之半导体装置之最后制造步骤之图。第十九图为用以说明本发明有关之实施形态2之半导体装置之制造步骤之图。第二十图为用以说明本发明有关之实施形态2之半导体装置之制造步骤之图。第二十一图为用以说明本发明有关之实施形态2之半导体装置之制造步骤之图。第二十二图为用以说明本发明有关之实施形态2之半导体装置之制造步骤之图。第二十三图为用以说明本发明有关之实施形态2之半导体装置之最后制造步骤之图。第二十四图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第二十五图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第二十六图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第二十七图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第二十八图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第二十九图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第三十图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第三十一图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第三十二图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第三十三图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第三十四图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第三十五图为用以说明本发明有关之实施形态3之半导体装置之制造步骤之图。第三十六图为用以说明本发明有关之实施形态3之半导体装置之最后制造步骤之图。第三十七图为用以说明本发明有关之实施形态3之变更例之半导体装置之制造步骤之图。第三十八图为用以说明本发明有关之实施形态3之变更例之半导体装置之制造步骤之图。第三十九图为用以说明本发明有关之实施形态3之变更例之半导体装置之制造步骤之图。第四十图为用以说明本发明有关之实施形态4之变更例之半导体装置之结构之图。第四十一图(a)、第四十一图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第四十二图(a)、第四十二图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第四十三图(a)、第四十三图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第四十四图(a)、第四十四图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第四十五图(a)、第四十五图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第四十六图(a)、第四十六图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第四十七图(a)、第四十七图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第四十八图(a)、第四十八图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第四十九图(a)、第四十九图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第五十图(a)、第五十图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第五十一图(a)、第五十一图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第五十二图(a)、第五十二图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第五十三图(a)、第五十三图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第五十四图(a)、第五十四图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第五十五图(a)、第五十五图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第五十六图(a)、第五十六图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第五十七图(a)、第五十七图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第五十八图(a)、第五十八图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第五十九图(a)、第五十九图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第六十图(a)、第六十图(b)为用以说明本发明有关之实施形态4之半导体装置之制造步骤之图。第六十一图(a)、第六十一图(b)为用以说明本发明有关之实施形态4之半导体装置之最后制造步骤之图。第六十二图(a)、第六十二图(b)为用以说明本发明有关之实施形态5之半导体装置之制造步骤之图。第六十三图(a)、第六十三图(b)为用以说明本发明有关之实施形态5之半导体装置之制造步骤之图。第六十四图(a)、第六十四图(b)为用以说明本发明有关之实施形态5之半导体装置之制造步骤之图。第六十五图(a)、第六十五图(b)为用以说明本发明有关之实施形态5之半导体装置之制造步骤之图。第六十六图(a)、第六十六图(b)为用以说明本发明有关之实施形态5之半导体装置之制造步骤之图。第六十七图(a)、第六十七图(b)为用以说明本发明有关之实施形态5之半导体装置之制造步骤之图。第六十八图(a)、第六十八图(b)为用以说明本发明有关之实施形态5之半导体装置之制造步骤之图。第六十九图(a)、第六十九图(b)为用以说明本发明有关之实施形态5之半导体装置之制造步骤之图。第七十图(a)、第七十图(b)为用以说明本发明有关之实施形态5之半导体装置之制造步骤之图。第七十一图(a)、第七十一图(b)为用以说明本发明有关之实施形态5之半导体装置之最后制造步骤之图。第七十二图(a)、第七十二图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第七十三图(a)、第七十三图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第七十四图(a)、第七十四图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第七十五图(a)、第七十五图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第七十六图(a)、第七十六图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第七十七图(a)、第七十七图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第七十八图(a)、第七十八图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第七十九图(a)、第七十九图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第八十图(a)、第八十图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第八十一图(a)、第八十一图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第八十二图(a)、第八十二图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第八十三图(a)、第八十三图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第八十四图(a)、第八十四图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第八十五图(a)、第八十五图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第八十六图(a)、第八十六图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第八十七图(a)、第八十七图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第八十八图(a)、第八十八图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第八十九图(a)、第八十九图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第九十图(a)、第九十图(b)为用以说明本发明有关之实施形态6之半导体装置之制造步骤之图。第九十一图(a)、第九十一图(b)为用以说明本发明有关之实施形态6之半导体装置之最后制造步骤之图。第九十二图(a)、第九十二图(b)为用以说明本发明有关之实施形态6之变更例之半导体装置之制造步骤之图。第九十三图(a)、第九十三图(b)为用以说明本发明有关之实施形态6之变更例之半导体装置之制造步骤之图。第九十四图(a)、第九十四图(b)为用以说明本发明有关之实施形态6之变更例之半导体装置之制造步骤之图。第九十五图(a)、第九十五图(b)为用以说明本发明有关之实施形态6之变更例之半导体装置之制造步骤之图。第九十六图(a)、第九十六图(b)为用以说明本发明有关之实施形态6之变更例之半导体装置之制造步骤之图。第九十七图(a)、第九十七图(b)为用以说明本发明有关之实施形态6之变更例之半导体装置之制造步骤之图。第九十八图为用以说明习知之逻辑元件之制造步骤之图。第九十九图为用以说明习知之逻辑元件之制造步骤之图。第一○○图为用以说明习知之逻辑元件之制造步骤之图。第一○一图为用以说明习知之逻辑元件之制造步骤之图。第一○二图为用以说明习知之逻辑元件之制造步骤之图。第一○三图为用以说明习知之逻辑元件之制造步骤之图。第一○四图为用以说明习知之逻辑元件之制造步骤之图。第一○五图为用以说明习知之逻辑元件之制造步骤之图。第一○六图为用以说明习知之逻辑元件之制造步骤之图。第一○七图为用以说明习知之逻辑元件之制造步骤之图。第一○八图为用以说明习知之逻辑元件之制造步骤之图。第一○九图为用以说明习知之逻辑元件之最后制造步骤之图。第一一○图(a)、第一一○图(b)为用以说明习知之DRAM之制造步骤之图。第一一一图(a)、第一一一图(b)为用以说明习知之DRAM之制造步骤之图。第一一二图(a)、第一一二图(b)为用以说明习知之DRAM之制造步骤之图。第一一三图(a)、第一一三图(b)为用以说明习知之DRAM之制造步骤之图。第一一四图(a)、第一一四图(b)为用以说明习知之DRAM之制造步骤之图。第一一五图(a)、第一一五图(b)为用以说明习知之DRAM之制造步骤之图。第一一六图(a)、第一一六图(b)为用以说明习知之DRAM之制造步骤之图。第一一七图(a)、第一一七图(b)为用以说明习知之DRAM之制造步骤之图。第一一八图(a)、第一一八图(b)为用以说明习知之DRAM之制造步骤之图。第一一九图(a)、第一一九图(b)为用以说明习知之DRAM之制造步骤之图。第一二○图(a)、第一二○图(b)为用以说明习知之DRAM之制造步骤之图。第一二一图(a)、第一二一图(b)为用以说明习知之DRAM之制造步骤之图。第一二二图(a)、第一二二图(b)为用以说明习知之DRAM之制造步骤之图。第一二三图(a)、第一二三图(b)为用以说明习知之DRAM之制造步骤之图。第一二四图(a)、第一二四图(b)为用以说明习知之DRAM之制造步骤之图。第一二五图(a)、第一二五图(b)为用以说明习知之DRAM之最后制造步骤之图。 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