| 主权项 |
1.一种半导体装置,包含: 一形成沟渠之基板,该沟渠包含一设置在其中之储 存节点; 一设置在基板表面之下且毗邻部分基板之字元线; 及 一垂直设置之电晶体,其中该字元线系当作闸极, 储存节点和位元线分别当作源极和汲极之一,使得 当被字元线活化时,电晶体会在储存节点和位元线 之间导通。2.如申请专利范围第1项之半导体装置, 更包含一将位元线电气连接到电晶体之接点。3. 如申请专利范围第2项之半导体装置,其中该接点 系在接触区电气连接到电晶体,而该接触区包含金 属矽化物和自行对齐矽化物其中之一。4.如申请 专利范围第1项之半导体装置,更包含一可藉由该 电晶体存取储存节点之埋入带,其中该埋入带之方 位基本上是垂直该字元线之长度方向。5.如申请 专利范围第1项之半导体装置,更包含一可藉由该 电晶体存取储存节点之埋入带,其中该埋入带之方 位基本上是平行该字元线之长度方向。6.如申请 专利范围第1项之半导体装置,其中该字元线还包 含一相对于字元线外侧区而具有较高导电性之中 央区。7.如申请专利范围第1项之半导体装置,更包 含一毗邻字元线之主动区,其会形成一在位元线和 储存节点之间导通的通道。8.如申请专利范围第7 项之半导体装置,其中该主动区至少可由一电晶体 使用。9.一种DRAM晶片之记忆体胞元阵列,各记忆体 胞元都包含: 一具有主动区且垂直配置之电晶体,其中该主动区 系会形成用以存取储存节点之通道,而各储存节点 都配置在各记忆体胞元之沟渠中; 一将电晶体耦合到位元线之接点,其中该接点之形 状与沟渠和主动区相同,此可以改善DRAM晶片之制 程。10.如申请专利范围第9项之记忆体胞元阵列, 其中该记忆体胞元系配置成六边形图案。11.如申 请专利范围第10项之记忆体胞元阵列,更包含连接 到该六边形图案中之记忆体胞元的位元线,其中该 位元线系配置成Z字形图案。12.如申请专利范围第 10项之记忆体胞元阵列,更包含连接到该六边形图 案中之记忆体胞元的位元线,其中该位元线之配置 大致上垂直字元线。13.如申请专利范围第10项之 记忆体胞元阵列,更包含连接到该六边形图案中之 记忆体胞元的位元线,其中该位元线系相对于字元 线配置成对角线图案。14.如申请专利范围第9项之 记忆体胞元阵列,其中各记忆体胞元之胞元面积约 为4F2,其中F为DRAM晶片之最小特征尺寸。15.如申请 专利范围第9项之记忆体胞元阵列,其中可以使用 相同的微影光罩形成沟渠,主动区和接点的至少其 中之二。16.一种制造具有垂直方位电晶体之半导 体晶片的方法,其包含之步骤有: 提供一基板,其具有在其中形成的沟渠,以及一储 存节点设置于每一个沟渠之中; 在该基板中形成一字元线,使得该字元线之一垂直 侧面耦合到部分的基板;及 将该部分的基板之电气耦合到该储存节点和位元 线,使得当活化该字元线时,可以允许电流在储存 节点和位元线之间流动。17.如申请专利范围第16 项之方法,其中该形成字元线之步骤包含形成该字 元线中央区之步骤,而中央区之导电性高于该字元 线之外缘区。18.如申请专利范围第16项之方法,其 中该电气耦合之步骤包含掺杂该部分的基板。19. 如申请专利范围第18项之方法,其中该掺杂步骤系 由离子植入完成。20.如申请专利范围第16项之方 法,更包含在该部分之基板上,形成闸极氧化物之 步骤。21.如申请专利范围第16项之方法,其中该将 部分基板之电气耦合到该储存节点和位元线的步 骤,包含形成一将该部分基板连接到该位元线之接 点。22.如申请专利范围第21项之方法,其中该形成 将该部分基板连接到位元线之该接点的步骤,包含 在该接点和该部分基板之间提供金属矽化物及自 行对齐矽化物其中之一,以改善导电性。23.如申请 专利范围第16项之方法,其中该部分基板包含一主 动区,而且还包含形成该电晶体以分享该主动区之 步骤。24.一种制造具有沟渠、主动区和位元线接 点之半导体晶片的方法,包含之步骤有: 提供相同形状之沟渠,主动区和位元线接点;及 使用相同的微影光罩,至少要形成沟渠,主动区和 位元线接点的其中之二。25.如申请专利范围第24 项之方法,其中该形状为圆形。26.如申请专利范围 第24项之方法,其中该形成之步骤包含使用相同的 微影光罩形成该沟渠,该主动区和该位元线接点。 图式简单说明: 第一图为第二图所图示之根据本发明而具有垂直 式电晶体和大致垂直字元线设置之埋入带的DRAM晶 片,沿其区域线1-1之横截面图; 第二图为根据本发明而具有大致相同形状之元件 的第一图,其DRAM晶片的上视图; 第三图为具有根据本发明形成和填充之沟渠的DRAM 晶片横截面图; 第四图为根据本发明,第三图之DRAM晶片形成浅绝 缘沟渠后之横截面图; 第五图为根据本发明,第四图之DRAM晶片蚀刻埋入 式字元线之位置后的横截面图; 第六图为根据本发明,第五图之DRAM晶片的蚀刻位 置用导电材料填充,而形成埋入式字元线后的横截 面图; 第七图为根据本发明,第六图之DRAM晶片沈积一导 电材料在字元线之中的横截面图; 第八图为根据本发明,第七图之DRAM晶片沈积一介 电层到埋入式字元线和形成后续制程用之表面的 横截面图; 第九图为根据本发明,第二图之DRAM晶片的接点区 沈积一额外的导电材料以增强性能的上视图; 第十图A为根据本发明,具有排成Z字形图案之位元 线的记忆体胞元,其六边形图案之DRAM上视图; 第十图B为根据本发明,具有斜视图案配置之位元 线的记忆体胞元,其六边形图案之DRAM上视图; 第十图C为根据本发明,具有大致垂直字元线配置 之位元线的记忆体胞元,其六边形图案之DRAM上视 图; 第十一图为第十二图所图示之根据本发明而具有 垂直式电晶体之DRAM晶片的另一实施例,取其沿区 域线11-11之横截面图,其中该垂直式电晶体之埋入 带大致上系平行字元线设置; 第十二图为根据本发明,具有大致相同形状且沿字 元线移位之组件的第十一图DRAM晶片上视图; 第十三图为第十二图所图示之根据本发明而具有 垂直式电晶体之DRAM晶片,取其沿区域线13-13之横截 面图,其中该垂直式电晶体之埋入带大致上平行字 元线而设置; 第十四图为第十二图所图示之根据本发明而具有 垂直式电晶体之DRAM晶片,取其沿区域线14-14之横截 面图,其中该垂直式电晶体之埋入带大致上平行字 元线而设置; 第十五图为根据本发明,将第十二图之DRAM晶片另 一实施例形成和填充沟渠的横截面图; 第十六图为根据本发明,将第十五图之DRAM晶片形 成浅绝缘沟渠之横截面图; 第十七图为根据本发明,将第十六图之DRAM晶片形 成埋入式位元线之蚀刻位置的横截面图; 第十八图为根据本发明,将第十七图之DRAM晶片用 导电材料填充蚀刻位置而形成埋入式字元线之横 截面图; 第十九图为根据本发明,将第十八图之DRAM晶片在 字元线之中沈积一高导电材料的横截面图; 第二十图为根据本发明,将第十九图之DRAM晶片沈 积一介电层,以埋入字元线且形成一用于后续制程 之表面的横截面图; 第二十一图A为根据本发明,将DRAM另一实施例具有 位元线之记忆体胞元的六边形图案排列成〝Z字形 〞图案之平面图; 第二十一图B为根据本发明,将DRAM另一实施例具有 位元线之记忆体胞元的六边形图案排列成斜线图 案之平面图; 第二十一图C为根据本发明,将DRAM另一实施例具有 字元线之记忆体胞元的六边形图案排列成大致垂 直字元线之平面图; 第二十二图为根据本发明之DRAM另一实施例,其分 配主动区和字元线接点之垂直式电晶体的平面图; 及 第二十三图为根据本发明之DRAM另一实施例,其分 配主动区和位元线接点之垂直式电晶体的平面图 。 |
