| 摘要 |
<p>본 발명은 커패시터 제조방법에 관한 것으로, 종래에는 커패시터의 용량을 증대시키기 위하여 커패시터 스토리지 전극으로 선택적인 반-구체 그레인 폴리실리콘을 10torr 이하의 진공조건에서 형성하므로, 제조공정이 어려운 문제점이 있었다. 따라서, 본 발명은 필드산화막이 형성된 반도체기판 상에 서로 이격되는 제1∼제4 게이트를 형성한 후, 상부전면에 제1층간절연막을 형성하는 공정과; 상기 제1층간절연막을 선택적으로 식각하고 도전성물질을 채워 제1,제2플러그를 형성한 후, 상부전면에 제2층간절연막을 형성하는 공정과; 상기 제2층간절연막을 선택적으로 식각하고, 배선물질을 패터닝하여 비트라인을 형성한 후, 상부전면에 제1절연막, 질화막, 비피에스지막 및 제2절연막이 적층된 제3층간절연막을 형성하는 공정과; 상기 제1,제2플러그가 노출되도록 제3층간절연막을 식각하여 콘택홀을 형성한 다음 콘택홀이 채워지도록 제2절연막의 상부까지 제1도전체층을 형성하는 공정과; 상기 제1,제2플러그가 형성된 영역 상의 제1도전체층 상부에 제3절연막 패턴을 형성한 후, 상부전면에 단결정 폴리실리콘층을 형성하고 에치-백하여 제2도전체층 측벽을 형성하는 공정과; 상기 제2도전체층 측벽과 제3절연막 패턴을 마스크로 이용하여 제1도전체층과 제2절연막을 식각함으로써, 상기 제2도전체층의 측벽 및 비피에스지막을 노출시킨 후, 일반적으로 알려진 온도 및 가스조건에서 10내지 10torr 정도의 진공조건을 적용함으로써, 단결정 폴리실리콘인 제2도전체층의 측벽과 비피에스지막의 성장률 차이를 이용하여 제2도전체층 측벽의 표면에만 선택적으로 반-구체 그레인 폴리실리콘막을 형성하는 공정과; 상기 제3절연막 패턴, 제2절연막 및 비피에스지막을 제거하고, 제1도전체층, 제2도전체층 측벽 및 반-구체 그레인 폴리실리콘막의 표면에 유전체막을 형성한 다음 제3도전체층을 형성하는 공정으로 이루어지는 커패시터 제조방법을 제공함으로써, 커패시터 스토리지 전극으로 단결정 폴리실리콘을 적용함에 따라 단결정 폴리실리콘의 표면에 10내지 10torr 정도의 진공조건에서 반-구체 그레인 폴리실리콘을 형성할 수 있으며, 반-구체 그레인 폴리실리콘의 증착비가 단결정 폴리실리콘에 비해 상대적으로 낮은 비피에스지막을 층간절연막으로 사용함에 따라 반-구체 그레인 폴리실리콘을 단결정 폴리실리콘의 표면에만 선택적으로 형성할 수 있게 되어 커패시터의 용량을 증대시킴과 아울러 진공조건에 따른 제조공정이 용이해지는 효과가 있다.</p> |
