| 摘要 |
<p>가. 청구범위에 기재된 발명이 속한 기술분야 프로세서의 이중화 제어회로에 관한 것이다. 나. 발명이 해결하고자 하는 기술적 과제 이중화된 프로세서를 하드웨어적으로 절체를 수행할 수 있는 이중화 제어회로를 제공한다. 다. 발명의 해결방법의 요지 본 발명은 이중화된 프로세서부의 이중화 제어회로로, 상기 이중화된 각 프로세서부간 통신을 위한 램을 각각의 프로세서부에 구비하며, 상기 이중화된 각 프로세서부간 활동상태시 제어를 위한 주소를 저장하여 출력하는 주소버퍼를 각각의 프로세서부에 구비하고, 상기 이중화된 각 프로세서부간 활동상태시 제어를 위한 데이터를 저장하여 출력하는 데이터 버퍼를 각각의 프로세서부에 구비하며, 상기 각 주소버퍼와 상기 각 데이터 버퍼들은 활동신호에 따라 활성화 상태 및 대기상태를 유지하며, 상기 이중화된 각 프로세서부의 내부에서 발생되는 에러체크 신호와 상대측 이중화 제어 회로로부터 수신되는 신호를 낸드하여 출력하는 낸드 게이트와, 상기 각 프로세서부에 구비된 낸드 게이트의 출력을 활동신호로 사용하며, 상기 에러체크 신호는 : 상기 각 프로세서부의 내부에서 발생하는 하드웨어 에러와, 소프트웨어 에러와, 초기상태 정의에 따른 신호를 논리합한 신호임을 특징으로 한다. 라. 발명의 중요한 용도 이중화된 프로세서부의 이중화 제어 및 절체시에 사용한다.</p> |
