| 摘要 |
<p>본 발명은 복수의 자성체 시트가 적층되어 형성되는 칩 인덕터에 있어서, 자성체 시트의 상측에 인쇄되는 전극패턴을 상이하게 형성하여 전극간의 배열불량에 따른 유효전극 면적의 변화를 최소화하여 특성편차를 줄이는 칩 인덕터에 관한 것으로서 그 기술적인 구성은, 자성체시트의 상측에 일반적인 패턴과 선폭이 확대되는 패턴을 갖는 전극이 교대로 적층 형성되며, 상기 자성체 시트의 일측에 전극의 종점 및 시점이 연결토록 비어 홀이 형성되고, 상이한 패턴을 갖는 전극이 적층 연결토록 자성체시트를 복수개 적층하여 나선형의 전극이 형성되며, 상기 전극에 외부전극이 각각 연결되는 것을 요지로 한다.</p> |
