| 主权项 |
1.一种半导体记忆体装置,其执行再生操作用以保 持资料,该装置包含: 一记忆体部份(13)用以储存资料于其中;以及 一忙碌信号输出部份(9)于再生操作期间输出一忙 碌信号。2.如申请专利范围第1项之装置,进一步包 含一再生控制电路(8)侦测再生操作时间已经到来 且管理再生操作。3.如申请专利范围第2项之装置, 进一步包含一计时器电路(25),其中该再生控制电 路(8)系基于计时器电路的输出侦测再生操作时间 已经到临。4.如申请专利范围第2项之装置,其中该 再生控制电路(8)系基于外部供给的时脉信号决定 再生操作时间已经到临。5.如申请专利范围第2项 之装置,进一步包含: 一忙碌信号产生电路(9)产生忙碌信号;以及 一指令解码器(5)解码一外部供给的指令信号, 其中: 该再生控制电路(8)产生一再生控制信号指示再生 操作的时间已经到临,且当并无任何指令解码器(5) 开始处理或正在处理的指令时,响应于该再生控制 信号致使启动再生作业;但当有指令解码器(5)开始 在处理或正在被处理的指令时,致使再生作业于指 令被处理后开始启动;以及 忙碌信号产生电路(9)响应再生控制信号产生忙碌 信号,以及当再生作业完成时取消再生控制信号。 6.如申请专利范围第5项之装置,其中于忙碌信号产 生时间,该装置既未由外侧带入任何指令信号也未 带入任何位址信号。7.如申请专利范围第5项之装 置,进一步包含一暂存器(65)于忙碌信号产生期间 暂时储存一由外部供给的指令信号, 其中储存于该暂存器的指令系于再生操作定成后 被指定优先处理8.一种电子装置,包含: 一半导体记忆体装置(1)执行一再生操作用以保持 资料以及于再生操作期间输出一忙碌信号;以及 一控制器(2)控制该半导体记忆体装置(1), 其中当忙碌信号由半导体记忆体装置(1)输出时,控 制器(2)并未存取半导体记忆体装置。9.一种电子 装置,包含: 一半导体记忆体装置(1)执行一再生操作用以保持 资料以及于再生操作期间输出一忙碌信号;以及 一控制器(2)控制该半导体记忆体装置(1), 其中该控制器(2)系于由半导体记忆体装置(1)输出 忙碌信号时重复输出一相同指令。10.一种电子装 置,包含: 一半导体记忆体装置(1)执行一再生操作用以保持 资料,于再生操作期间输出一忙碌信号以及具有一 再生计数器(10)于再生操作期间输出再生位址;以 及 一控制器(75)控制该半导体记忆体装置(1),且具有 一计数器(76)对应于再生计数器(10), 其中该控制器(75)于忙碌信号由半导体记忆体装置 (1)输出时致使计数器作动。11.一种半导体记忆体 装置,包含: 记忆体区块(89-0至89-3),各自包含记忆体晶胞(90);以 及 字线设置用于选择记忆体晶胞, 其中,当由字线选定的记忆体晶胞正在被再生时, 该装置接收一对包括该字线的记忆体区块发送的 指令,中断由该字线选定的记忆体晶胞之再生作业 ,执行该指令,及然后重新启动由该字线选定的记 忆体晶胞之再生作业。12.如申请专利范围第11项 之半导体记忆体装置,进一步包含: 一暂存器(94)其中储存正在接受再生的记忆体晶胞 之资料;以及 一传送闸(95)其致使资料被传送至暂存器(94), 其中指令的执行系于正在被再生的记忆体晶胞资 料黈过传送闸而被储存于暂存器(94)后执行,以及 当再生作业重新启动时,资料由暂存器(94)送返。13 .如申请专利范围第11项之半导体记忆体装置,其中 该装置于执行重新启动的再生作业时接收一第二 指令,中断被重新启动的再生作业,进行第二指令, 以及重新启动再生作业。14.如申请专利范围第11 项之半导体记忆体装置,其中该传送闸(95)致使其 资料正在由感测放大器(92)放大的位元线上的资料 与传送至暂存器(94)。15.如申请专利范围第11项之 半导体记忆体装置,其中该传送闸(95)致使其资料 未正在由感测放大器(92)放大的位元线上的资料被 传送至暂存器(94)。16.如申请专利范围第12项之半 导体记忆体装置,进一步包含一比较器(87),其比较 正在执行再生操作的位址与执行该指令的列位址, 其中当正在执行再生操作的位址未重合执行指令 的则位址时,再生操作被中断且执行指令,但当正 在执行再生操作的位址系重合执行指令的列位址 时,完成再生操作,未进行位元线的前置充电以及 执行该指令。17.如申请专利范围第16项之半导体 记忆体装置,其中当由于正在执行再生操作的位址 未重合执行指令的列位址结果导致再生操作中断 时,依据由再生操作开始至再生操作中段的时间长 度,调整于再生操作中断后执行前置充电的时间长 度。18.一种半导体记忆体装置,包含自动读取装置 ,该半导体记忆体装置包含: 一位址计数器(191)其于外部指令进行自动读取时, 产生一位址用于由该装置自动读取资料;以及 一存取接受允许/拒绝信号接收部(189)其接收由资 料传送目的地(180)输出的存取接受允许/拒绝信号, 且指示该目的地是否同意接受存取, 其中当存取接受允许/拒绝信号指示该目的地同意 接受存取时,该自动读取装置自动由该装置读出资 料。19.如申请专利范围第18项之半导体记忆体装 置,进一步包含一选择器(199)其基于一外部输入的 位址信号选择一第一位址,且于寻常操作模传输如 此选定的位址给解码器,但选择由该位址计数器( 191)产生第二位址以及于自动读取模传送如此选定 的位址给该解码器。20.如申请专利范围第19项之 半导体记忆体装置,进一步包含: 记忆体区(195-0至195-3)其中设置需要被再生用以保 持资料的记忆体晶胞;以及 一再生计数器(193)其产生一再生位址, 其中该选择器(199)于寻常操作模系介于第一位址 与再生位址间切换,但于自动读取模系于第二位址 与再生位址间切换。21.如申请专利范围第20项之 半导体记忆体装置,其中当存取接受允许/拒绝信 号指示资料传送目的地不同意接受存取时执行再 生操作。22.如申请专利范围第18项之半导体记忆 体装置,进一步包含一资料选通信号产生电路(207), 其中,于自动读取模,一资料选通信号连同于自动 读取模读出的资料输出。23.如申请专利范围第22 项之半导体记忆体装置,其中连续预定复数资料系 与资料选通信号同步输出。24.如申请专利范围第 23项之半导体记忆体装置,进一步包含一时脉信号 产生电路(206)其产生的时脉信号, 其中该读出信号及资料选通信号系基于时脉信号 输出。25.如申请专利范围第24项之半导体记忆体 装置,进一步包含一振荡器内建于其中, 其中该时脉信号产生电路(206)系基于振荡器的输 出产生时脉信号。26.如申请专利范围第24项之半 导体记忆体装置,其中该时脉信号产生电路(206)系 基于外部供给的外部时脉信号产生时脉信号。27. 如申请专利范围第22项之半导体记忆体装置,其中 资料选通信号及存取接受允许/拒绝信号系透过一 公用中断输入及输出。28.如申请专利范围第20项 之半导体记忆体装置,进一步包含一比较器(229)其 比较第二位址与再生位址, 其中再生操作系基于比较器(229)的比较结果进行 。29.如申请专利范围第23项之半导体记忆体装置, 进一步包含: 一串联暂存器(240)其系带入复数资料且串列输出 该等资料;以及 一传送闸(238)其致使储存于部份记忆体晶胞之资 料传送至该串联暂存器(240), 其中于自动读取模,资料被传送至串联暂存器(240) 且透过串联暂存器(240)输出。30.一种半导体记忆 体装置,包含: 自动写入装置,用以当外部指示进行自动写入时, 自动将资料写入该装置之外部产生的位址;以及 自动写入指示信号输出装置用以输出一自动写入 指示信号,其系于自动写入作业期间指示正在执行 自动写入。31.如申请专利范围第30项之半导体记 忆体装置,进一步包含一资料选通信号输入电路, 其中于自动写入模,该装置系与一资料选通信号同 步带入欲写入其中的资料。32.一种电子装置,包含 : 一第一半导体记忆体装置(178)包含自动读取装置 其包含: 一位址计数器(191)其于外部指令进行自动读取时, 产生一位址用于由该装置自动读取资料;以及 一存取接受允许/拒绝信号接收部(189)其接收由资 料传送目的地(180)输出的存取接受允许/拒绝信号, 且指示该目的地是否同意接受存取, 其中当存取接受允许/拒绝信号指示该目的地同意 接受存取时,该自动读取装置自动由该装置读出资 料;以及 一第二半导体记忆体装置(180)包含: 自动写入装置,用以当外部指示进行自动写入时, 自动将资料写入该装置之外部产生的位址;以及 自动写入指示信号输出装置用以输出一自动写入 指示信号,其系于自动写入作业期间指示正在执行 自动写入。图式简单说明: 第一图为电路图显示根据本发明之电子装置之第 一具体实施例之主要部份; 第二图A,第二图B及第二图C为流程图显示第一图所 示DRAM及控制器之作业检视; 第三图为根据本发明之半导体记忆体装置之第一 具体实施例之主要部份; 第四图为电路图显示第三图所示再生控制电路、 BUSY1输出电路及再生计数器之配置; 第五图为电路图显示第四图所示Refz产生电路之配 置; 第六图A至第六图G显示波形图举例说明第三图所 示再生控制电路、BUSY1输出电路及再生计数器之 作业之第一例; 第七图A至第七图J显示波形图举例说明第三图所 示再生控制电路、BUSY1输出电路及再生计数器之 作业之第二例; 第八图为电路图显示第三图所示指令解码器之配 置; 第九图为电路图显示第三图所示位址输入电路之 配置; 第十图A至第十图D显示波形图举例说明第一图所 示控制器之作业例; 第十一图为电路图显示根据本发明之半导体记忆 体装置之第二具体实施例之主要部份; 第十二图为电路图显示第十一图所示指令解码器 之配置; 第十三图为电路图显示第十一图所示位址输入电 路之配置; 第十四图A至第十四图H图显示波形图举例说明根 据本发明之半导体记忆体装置之第二具体实施例 之操作; 第十五图为电路图显示根据本发明之电子装置之 第二具体实施例之主要部份; 第十六图为电路图显示根据本发明之电子装置之 第三具体实施例之主要部份; 第十七图为电路图显示根据本发明之半导体记忆 体装置之第三具体实施例之主要部份; 第十八图为电路图显示第十七图所示资料暂存器 及传送闸之配置; 第十九图A及第十九图B显示波形图用以比较根据 本发明之半导体记忆体装置之第三具体实施例之 第一操作例与相关技术之DRAM操作例; 第二十图A及第二十图B显示波形图用以比较根据 本发明之半导体记忆体装置之第三具体实施例之 第二操作例与相关技术之DRAM操作例; 第二十一图为时序图显示根据本发明之半导体记 忆体装置之第三具体实施例之第三操作例; 第二十二图为波形图举例说明根据本发明之半导 体记忆体装置之第三具体实施例之第四操作例; 第二十三图A及第二十三图B为时序图显示根据本 发明之半导体记忆体装置之第三具体实施例之第 五操作例及第六操作例; 第二十四图及第二十五图为时序图显示根据本发 明之半导体记忆体装置之第三具体实施例之第七 操作例; 第二十六图为电路图显示涵括于根据本发明之半 导体记忆体装置之第三具体实施例之前置充电信 号产生电路之配置; 第二十七图为电路图显示第二十六图所示前置充 电时间控制电路之配置; 第二十八图为电路图显示第二十七图所示延迟时 间控制电路之配置; 第二十九图为电路图显示第二十八图所示复置信 号产生电路之配置; 第三十图为电路图显示第二十八图所示再生时间 测量信号产生电路之配置; 第三十一图A至第三十一图J显示波形图举例说明 第二十八图所示延迟时间控制电路之操作; 第三十二图A至第三十二图K显示波形图举例说明 根据本发明之半导体记忆体装置之第三具体实施 例之操作例; 第三十三图为电路图显示根据本发明之电子装置 之第四具体实施例之主要部份; 第三十四图为电路图显示根据本发明之半导体记 忆体装置之第四具体实施例之主要部份; 第三十五图A至第三十五图G显示波形图举例说明 当根据本发明之半导体记忆体装置之第四具体实 施例应用于第三十三图所示电子装置之DRAM时之操 作例; 第三十六图为电路图显示根据本发明之电子装置 之第五具体实施例之主要部份; 第三十七图为电路图显示根据本发明之半导体记 忆体装置之第五具体实施例之主要部份; 第三十八图A至第三十八图I显示波形图举例说明 当根据本发明之半导体记忆体装置之第五具体实 施例应用于第三十六图所示电子装置之DRAM时之操 作例; 第三十九图为电路图显示根据本发明之电子装置 之第六具体实施例之主要部份; 第四十图为电路图显示第三十九图所示BUSY2输入 电路、QS输出电路、BUSY2输出电路及QS输入电路之 配置; 第四十一图为电路图显示根据本发明之半导体记 忆体装置之第六具体实施例之主要部份; 第四十二图A至第四十二图G显示波形图举例说明 当根据本发明之半导体记忆体装置之第六具体实 施例应用于第三十九图所示电子装置之DRAM时之操 作例; 第四十三图A至第四十三图H显示波形图举例说明 当根据本发明之半导体记忆体装置之第六具体实 施例应用于第三十九图所示电子装置之DRAM时之另 一操作例; 第四十四图为电路图显示根据本发明之半导体记 忆体装置之第七具体实施例之主要部份;以及 第四十五图为电路图显示根据本发明之半导体记 忆体装置之第八具体实施例之主要部份。 |
