| 主权项 |
1.一种非依电性半导体记忆体装置(EEPROM),包括以矩阵形式配置多个记忆体晶胞而能透过一电荷陷捕层和一个半导体基体间的电荷移送来电气规划的一记忆体晶胞阵列,其系藉由在该半导体基体上依序堆叠一第一闸极氧化膜、由比氧化矽膜更易于陷捕电荷的一绝缘材料构成之该电荷陷捕层、由一第二闸极氧化膜构成的一闸极绝缘膜、和一闸极电极,来形成各个此等晶胞,其中在资料写入该记忆体晶胞后,会从该电荷陷捕层去除部份电子。2.依据申请专利范围第1项的非依电性半导体记忆体装置,在0≦︱Vws︱≦︱Vwe︱、0≦︱Vbs︱≦︱Vbe︱、ts≦te之条件下,包含:用来藉由把电压Vwp施加于该闸极电极和把Vdp施加于该等记忆体晶胞之汲极而把资料写入到该等记忆体晶胞的装置;用来藉由把抹除电压Vwe施加于该闸极绝缘膜且把Vbe施加于该等记忆体晶胞之源极和汲极达te秒而使资料自该等记忆体晶胞抹除的装置;及用来藉由在该资料写入操作后把电压Vwe施加于该闸极绝缘膜且把电压Vbs施加于该等源极和汲极达ts秒而去除部份电子的装置。3.依据申请专利范围第2项的非依电性半导体记忆体装置,其中一部份电子系在Vbs=Vdp之电压条件下去除。4.依据申请专利范围第1.2或3项的非依电性半导体记忆体装置,其中在执行资料验证写入操作时,把资料写入到该记忆体晶胞阵列后,一部份电子被去除并实施验证操作,且此等操作被重复直到资料充分写入为止。5.一种非依电性半导体记忆体装置之资料保存方法,用来以一短时间期间把与抹除储存在该记忆体晶胞中的资料之电压相等的一电压施加于该非依电性半导体记忆体装置,以去除一部份电子,该非依电性半导体记忆体装置(EEPROM)包括以矩阵形式配置多个记忆体晶胞而能透过电荷在一电荷陷捕层和一个半导体基体间的移送来电气规划的一记忆体晶胞阵列,其系藉由在该半导体基体上依序堆叠一第一闸极氧化膜、由比氧化矽膜更易于陷捕电荷的一绝缘材料构成之该电荷陷捕层、由一第二闸极氧化膜构成的一闸极绝缘膜、和一闸极电极,来形成各个此等晶胞。6.依据申请专利范围第5项的非依电性半导体记忆体装置之资料保存方法,该非依电性半导体记忆体装置在0≦︱Vws︱≦︱Vwe︱、0≦︱Vbs︱≦︱Vbe︱、ts≦te之条件下,包含:用来藉由把电压Vwp施加于该闸极电极和把Vdp施加于该等记忆体晶胞之汲极而把资料写入到该等记忆体晶胞的装置;用来藉由把抹除电压Vwe施加于该闸极绝缘膜且把Vbe施加于该等记忆体晶胞之源极和汲极达te秒而使资料自该等记忆体晶胞抹除的装置;及用来藉由在该资料写入操作后把电压Vwe施加于该闸极绝缘膜且把电压Vbs施于该等源极和汲极达ts秒而去除部份电子的装置。7.依据申请专利范围第6项的非依电性半导体记忆体装置之资料保存方法,其中一部份电子系在Vbs=Vdp之电压条件下被去除。8.依据申请专利范围第5.6或7项的非依电性半导体记忆体装置之资料保存方法,其中在执行资料验证写入操作时把资料写入到该记忆体晶胞阵列后,一部份电子被去除并实施验证操作,且此等操作被重复直到资料充分写入为止。9.一种可电气抹除和可程式之唯读记忆体(EEPROM),使用具有能够比氧化矽膜更容易捕捉电荷的一电荷陷捕层之一记忆体晶胞;及可透过把电荷注入该电荷陷捕层之动作、及接着自该电荷陷捕层抽出部份该等电荷之动作,而进行资料写入操作。10.依据申请专利范围第9项的EEPROM,其中该电荷陷捕层包含矽和氮。11.依据申请专利范围第9项的EEPROM,其中该电荷陷捕层包含氮化矽膜。12.依据申请专利范围第9项的EEPROM,其中该电荷陷捕层包含氧化矽/氮化矽之一堆叠膜层。13.依据申请专利范围第9项的EEPROM,其中该电荷陷捕层包含氧化矽/氧化铝之一堆叠膜层。14.依据申请专利范围第9项的EEPROM,其中该电荷陷捕层包含氧化矽/氧化钽之一堆叠膜层。15.依据申请专利范围第12.13或14项的EEPROM,其中该电荷陷捕层在其顶部更包含一个氧化矽层。16.依据申请专利范围第9项的EEPROM,其中自该电荷陷捕层抽出部份该等电荷之动作系透过添加与资料抹除操作相同电位之一缩短脉波给该记忆体晶胞之动作而实施。17.依据申请专利范围第9项的EEPROM,其中自该电荷陷捕层抽出部份该等电荷之动作在该资料写入操作后,没有任何外部脉波自动居先。18.依据申请专利范围第9项的EEPROM,其中自该电荷陷捕层抽出部份该等电荷之动作在该资料写入操作后,有一预定时间延迟自动居先。19.依据申请专利范围第9项的EEPROM,其中自该电荷陷捕层抽出部份该等电荷之动作系藉由在一脉波产生电路中产生的一脉波来实施;以及该脉波产生电路系藉由输入外部信号而予以致动。20.依据申请专利范围第9项的EEPROM,其中自该电荷陷捕层抽出部份该等电荷之动作系藉由外部产生并在该资料写入操作前输入的一脉波来实施。图式简单说明:第一图系说明相关技术的SONOS型非依电性记忆体之读取特性的绘图(第1号);第二图系说明相关技术的SONOS型非依电性记忆体之读取特性的绘图(第2号);第三图系说明相关技术的SONOS型非依电性记忆体之读取特性的绘图(第3号);第四图系说明透过后写入操作来改善读取特性的特性图;第五图系指出自记忆体晶胞的写入情况、临界値电位和S系数之抹除时间的改变之绘图;第六图系记忆体晶胞阵列之结构平视图;第七图系记忆体晶胞阵列之等效电路图(说明与第六图对应的一等效记忆体晶胞阵列之图);第八图(a)(b)系记忆体晶胞阵列之基本部份的横截面图(说明沿着第六图之线A-A'和B-B'的横截面图);第九图系说明增加后写入操作的程式序列之一例的图式;第十图系说明增加后写入操作的写入验证序列之一例的图式;第十一图系说明用来实现后写入操作的电路结构之一例的图式;第十二图(a)(b)系说明振荡电路和其序列之一例的图;第十三图(a)(b)系说明高电压切换器电路和其序列之一例的图式;第十四图(a)(b)系说明位元线电压产生电路和其序列之一例的图;及第十五图(a)(b)系说明字组线电压产生电路和其序列之一例的图。 |
