| 主权项 |
1.一种同步型半导体装置,包括:记忆胞阵列,其系将位元线与字线交叉配设,并在其交叉部配置各记忆胞;命令解码器,用以同步于时钟之前端而把指定动作模式之命令加以解码;位址缓冲器,用以同步于时钟之前端而取入位址;列解码器,用以由该位址缓冲器取入之列位址加以解码以选择上述记忆胞阵列之字线;行控制信号产生电路,用以根据经由上述命令解码器解码之读出信号并同步于上述时钟之后端而产生行控制信号;以及行解码器,用以以同步于上述时钟之前端而由上述命令解码器产生之行位址取入信号,取入由上述位址缓冲器所取入之行位址,并根据由上述行控制信号产生电路产生之行控制信号,令用以选择上述记忆胞阵列之位元线之行选择信号线活化者。2.如申请专利范围第1项之同步型半导体记忆装置,其中藉由上述时钟之周期调整来调整确定内部行位址之时序与上述行控制信号之时序。图式简单说明:第一图系显示依本发明之实施形态之SDRAM构成图。第二图系显示第一图之实施形态之记忆胞阵列之构成图。第三图系显示第一图中重要部分之具体构成图。第四图系显示第一图之实施形态之SDRAM之资料读出动作之时序图。第五图系显示第一图之实施形态之时钟周期调整之具体例之时序图。第六图系显示第一图之实施形态之其他时钟周期调整之具体例之时序图。第七图系用以说明以习用方式缩短时钟周期时之存取边介下降情形之时序图。第八图系显示本实施形态中缩短时钟周期时存取边界仍不变之情形之时序图。第九图系显示本发明之其他实施形态之SDRAM之构成图。 |
