| 主权项 |
1.一种电路,包括: (a)第一电子组件,具有许多第一电气接垫; (b)第二电子组件,具有许多第二电气接垫,该许多 第二电气接垫至少其中之一与该许多第一电气接 垫其中之一实质对齐; (c)介于该第一与第二电子组件电路间的导电层,并 电气耦合该许多第一与第二电气接垫,该导电层具 有各向同性的电阻系数。2.根据申请专利范围第1 项的电路,进一步包括: 介于该许多第一电气接垫与该导电层间的绝缘层 。3.根据申请专利范围第2项的电路,其中信号从该 第一电子组件电容性耦合跨过该绝缘层以及导电 性耦合跨过该导电层到达该第二电子组件。4.根 据申请专利范围第1项的电路,其中该许多第一电 气接垫大于该许多第二电气接垫至少其中之一。5 .根据申请专利范围第1项的电路,其中该许多第二 电气接垫其中至少两个电气接垫与该许多第一电 气接垫其中之一实质对齐。6.根据申请专利范围 第1项的电路,其中: (a)该第一电子组件进一步包括许多第三电气接垫; (b)该第二电子组件进一步包括许多第四电气接垫; (c)第二半导电层介于该第一与第二电子组件之间, 且电气耦合该许多第三与第四电气接垫,该第二导 电层具有各向同性的电阻系数;以及 (d)其中该导电层与该第二导电层相互电气绝缘。7 .根据申请专利范围第1项的电路,其中: (a)该第一电子组件还包括第一电源接垫; (b)该第二电子组件还包括配对电源接垫; (c)第二导电层介于该第一与第二电子组件间,并电 气耦合该第一电源接垫与该配对电源接垫,该第二 导电层具有各向同性的电阻系数;以及 (d)其中该导电层与该第二导电层相互电气绝缘。8 .根据申请专利范围第7项的电路,其中 (a)该第一导电层提供耦合路径以便供应逻转信号 给该第一电子组件;以及 (b)该第二导电层提供耦合路径以便供应电源给该 第一电子组件以及从其供应电源。9.根据申请专 利范围第1项的电路,其中该第一电子组件是积体 电路,且该第二电子组件是印刷电路板。10.根据申 请专利范围第1项的电路,其中该第一与该第二电 子组件是积体电路。11.根据申请专利范围第1项的 电路,其中该导电层所提供的隔离比大约200。12.根 据申请专利范围第1项的电路,其中该导电层提供 的隔离比大于10。13.根据申请专利范围第1项的电 路,其中该导电层包括多层导电材料。14.一种连接 电子组件的方法,包括: (a)将具有许多第一电气接垫之第一电子组件上的 第一电气接垫与具有许多第二电气接垫之第二电 子组件上的第二电气接垫实质对齐; (b)该第一电子组件与该第二电子组件毗邻放置;以 及 (c)在该第一与第二电子组件间配置第一导电层,其 中该导电层电气耦合许多该第一与第二电气接垫 。15.根据申请专利范围第14项的方法,当该第一电 子组件与该第二电子组件毗邻放置时,其中该第一 与第二电子组件间形成一间隙,进一步包括密封该 第一与第二电子组件间之间隙的步骤。16.一种电 气总成,包括: (a)第一电子组件,具有许多配置于其表面上的第一 电气接垫; (b)一基底上具有许多第一与第二配对接垫,该许多 第一配对接垫至少其中之一与对应的该许多第一 电气接垫其中之一实质对齐; (c)第一导电层配置于该第一电子组件与该基底间, 该第一导电层电气耦合该许多第一电气接垫与该 许多第一配对接垫,且其具有各向同性的电阻系数 ; (d)第二电子组件具有许多第二电气接垫,该许多第 二电气接垫至少其中之一与对应的该许多第二配 对接垫其中之一实质对齐;以及 (e)第二导电层配置于该第二电子组件与该基底间, 该第二导电层电气耦合该许多第二电气接垫与该 许多第二配对接垫,且其具有各向同性的电阻系数 。17.根据申请专利范围第16项的电气总成,其中该 第一与第二导电层被是电气绝缘。18.根据申请专 利范围第16项的电气总成,其中至少有一个配对接 垫的表面积大于它所对应的电气接点。19.根据申 请专利范围第16项的电气总成,其中至少有一个配 对接垫的表面积小于它所对应的电气接点。20.根 据申请专利范围第16项的电气总成,其中该第一与 第二电子组件是积体电路,且该基底是印刷电路板 ,进一步包括导电单元,连接该许多第一配对接垫 至少其中之一与该许多第二配对接垫至少其中之 一。21.根据申请专利范围第16项的电气总成,其中: (a)该第一电子组件进一步包括许多第三导电接垫; (b)该基底包括许多第三配对接垫,该许多第三配对 接垫至少其中之一与该许多第三导电接垫其中之 一对齐;以及 (c)第三导电层配置于该第一电子组件与该基底间, 并电气耦合该许多第三导电接垫与该许多第三配 对接垫,且其具有各向同性的电阻系数。22.一种电 气系统,包括: (a)第一电子组件,包括至少一个导电接垫; (b)第二电子组件,包括至少一个配对接垫; (c)无图案的半导电层配置于该第一与第二电子组 件之间,并耦合该导电接垫与配对导电接垫; (d)该第一电子组件还包括至少两个邻近的导电接 垫毗邻该导电接垫;以及一个具有输入与输出的放 大器电路,该输入耦合到该导电接垫,该输出耦合 到该邻近导电接垫,其中该放大器将该邻近导电接 垫的电压位准驱动到在该导电接垫上侦测到的电 压位准。23.一种在电子组件间传递数位资讯的方 法,包括: (a)使具有许多导电接垫的第一电子组件与具有许 多配对接垫的第二电子组件对齐,该许多第一导电 接垫至少其中之一与对应的该许多配对接垫其中 之一对齐; (b)该许多导电接垫与该许多配对接整经由无图案 的半导电层电气耦合;以及 (c)电压脉冲模式从该许多导电接垫的该其中之一 经由该无图案的半导电层传送到该第二电子组件 上的该许多配对接垫其中之一。24.根据申请专利 范围第23项的方法,其中该电压脉冲模式包括对应 于逻辑high状态的长脉冲与对应于逻辑low状态的短 脉冲。25.根据申请专利范围第23项的方法,其中该 电压脉冲模式包括对应于逻辑high状态的正脉冲与 对应于逻辑low状态的无正电压脉冲。26.根据申请 专利范围第23项的方法,其中该第二电子组件包括 正反器耦合到该许多配对接垫的该其中之一,该正 反器具有high状态与low状态,且进一步包括: (a)启始脉冲从该许多导电接垫的该其中之一经由 该导电层传送到该许多配对接垫的该其中之一,该 启始脉冲致使该正反器进入既定的high与low状态其 中之一; (b)传送信号脉冲,该信号脉冲致使该正反器从该既 定的的high与low状态其中之一转换到另一个该high 与low状态。27.一种电子系统,包括: (a)第一电子组件,包括: 输入/输出节点具有第一与第二逻辑状态, 具有输入的第一逻辑电路耦合到该输入/输出节点 ,且输出连接到第一信号接垫,当该输入/输出节点 从该第一转换到该第二逻辑状态时,该第一逻辑电 路输出一脉冲; 具有输入的第二逻辑电路耦合到该输入/输出节点 ,且输出连接到第二信号接垫,当该输入/输出节点 从该第二逻辑状态转换该第一逻辑状态时,该第二 逻辑电路输出一脉冲; (b)无图案的半导电层毗邻该第一电子组件,并将该 第一与第二信号接垫分别耦合到第二电子组件上 的第一与第二配对接垫;以及 (c)该第二电子组件具有输入/输出节点耦合到该第 一与第二配对接垫。28.根据申请专利范围第27项 的系统,其中该第一信号接垫与该第一配对接垫实 质对齐,且该第二信号接垫与该第二配对接垫实质 对齐。29.根据申请专利范围第27项的系统,其中该 第一信号接垫比该第一配对接垫大。图式简单说 明: 第一图(A)是包含配对接垫的两基底经由半导电层 连接在一起的截面图。 第一图(B)是表示第一图(A)之半导电层的略图。 第一图(C)是当第一图(A)之两毗邻耦合之配对接垫 保持在不同电压时其间场线的顶视图。 第二图(A)是配对接垫按第一种较佳配置的配置顶 视图。 第二图(B)是配对接垫按第二种较佳配置的配置顶 视图。 第三图(A)是包含配对接垫的两基底经由微-图案的 半导电层连接在一起的截面图。 第三图(B)是在第一基底台状结构上的配对接整经 由半导电层连接到第二基底上之配对接垫的截面 图。 第三图(C)是说明多层半导电层的截面图。 第四图是说明两积体电路晶片经由半导电层连接 的略图。 第五图是说明两积体电路晶片配置于印刷电路板 上且其间以两半导电层连接的略图。 第六图是说明光源经由半导电层耦合到CMOS积体电 路晶片的略图。 第七图是说明侦测器晶片经由半导电层耦合到积 体电路晶片的略图。 第八图是说明侦感器晶片经由半导电层耦合到读 取晶片的略图。 第九图是具有不对齐之配对接垫的两积体电路晶 片经由半导电层连接的截面图。 第十图(A)是具有大小相同之配对接垫之基底的截 面图。 第十图(B)是具有大小不同之配对接垫之基底的截 面图。 第十图(C)是说明第十图(B)之电路的略图。 第十一图(A)显示使用半导电层与传统接线连接之 基底的截面图。 第十一图(B)是不同几何形状例如供信号及电源传 输之配对接垫的顶视图。 第十二图(A)是使用差値脉冲跨过半导电层做数位 信号通信的电路略图。 第十二图(B)说明第十二图(A)之电路中各节点的电 压位准。 第十三图(A)是说明使用归零格式跨过半导电屠做 数位信号通信的电路略图。 第十三图(B)说明第十三图(A)之电路中各节点的电 压位准。 第十四图(A)是经由两个电容层与半导电层连接两 积体电路的略图。 第十四图(B)是说明第十四图(A)电路模式的略图。 第十五图是第十四图(B)之电路各节点的电压位准 。 |
