| 主权项 |
1.一种积体电路,其包括有一精准多晶矽电阻器,该电阻器具有一覆盖于基板上之绝缘层,以及沉积于该绝缘层上之一多晶矽层,其特征在于该多晶矽层具有一相对高之掺杂浓度,以及具有实质之未退火的布植损害。2.如申请专利范围第1项之积体电路,其特征在于该多晶矽层具有介于65奈米(nm)至75奈米(nm)之范围的厚度,且该多晶矽层具有介于725/至850/之范围的薄板电阻値。3.如申请专利范围第2项之积体电路,其特征在于该多晶矽层具有介于20至100万分之一(ppm)之范围的电阻温度系数(TCR)。4.一种于一积体电路中制造精准多晶矽电阻器的方法,其特征在于下列步骤,包括:沉积一绝缘层于该积体电路上;沉积一多晶矽层于该绝缘层上;布植离子至该多晶矽层内,以改变该多晶矽层之电阻値并且损害该多晶矽层;以及控制该多晶矽层之退火,以降低该多晶矽电阻器之电阻的温度系数,其中该退火温度范围系由800℃至900℃。5.如申请专利范围第4项之方法,其特征在于该离子之布植能量系介于3.5至10千电子伏特(KeV)的范围内。6.如申请专利范围第4项之方法,其特征在于该多晶矽层之厚度系介于65奈米(nm)至75(nm)的范围内。7.如申请专利范围第5项之方法,其中二或多种离子被布植入该多晶矽中,其中硼系为其中之一。8.一种在半导体基板中形成具有金氧半(MOS)与双极性元件之积体电路的方法,其特征在于下列步骤,包括:形成一渠沟于基板中,以从MOS区分离出双极性区;形成一或多个局部氧化区于半导体表面中,以从PMOS元件中表面隔离出NMOS元件,并从射极与基极区中表面隔离出集极区;沉积一氧化层于基板上;遮罩并图案化该沉积之氧化层,以在MOS元件之闸极边缘形成侧间隔层,并且于MOS元件形成的过程中,保护双极性区免于损害;在实质上完成MOS元件的形成后,更进一步图案化剩余之间隔氧化层,以定义集极接触所需之开口并且定义基极与射极区,其包括布植MOS元件之源极与汲极并且使用位于闸极边缘之侧壁间隔层以自我对准源极与汲极。9.一种在半导体基板中形成具有金氧半(MOS)元件区与双极性元件区之积体电路的方法,其特征在于下列步骤,包括:形成一渠沟于基板中,以从MOS区分离出双极性区;形成一或多个局部氧化区于半导体表面中,以从PMOS元件中表面隔离出NMOS元件,并从射极与基极区中表面隔离出集极区;实质上完成MOS元件的形成;覆盖一氮化矽于基板上;覆盖一层沉积之氧化层于该氮化矽层上;形成一双极性元件并保留该氮化矽与沉积之氧化层之整体性于MOS元件区上,并且选择性地移除双极性元件区域上之一或多个部分的氮化矽与沉积之氧化层。图式简单说明:第一图-第十九图系序绘示在一BiCMOS制程中形成一低温度系数电阻器之制程步骤;以及第二十图-第二十五图显示该低温度系数电阻器之实验结果。 |
