| 主权项 |
1.一种用于多载波的数位讯号接收器,其包含: 一接受类比多载波讯号的放大器,其中前述多载波 讯号包含具有符号周期为Ts的一串资料符号,且该 符号系由一作用区间、一保护区间、以及在两者 间的界线所组成,前述的保护区间系为该作用区间 之一部分所复制; 一与前述放大器连结的类比到数位转换器; I/Q解调变器,系藉由从将前述类比到数位转换器中 取样的资料做相位与垂直相位(quadrature)回复; 自动增益控制(automatic gain control)电路,系与前述类 比到数位转换器连结,用以提供前述放大器的增益 控制讯号; 一接收由该I/Q解调变器而来I与Q资料的低通过滤 器,其中前述I与Q资料为大幅衰减(decimated);重取样 电路,系以第一速率接收前述大幅衰减的I与Q资料 并以第二速率输出重取样的I与Q资料; 一与前述重取样电路连结用来标示前述保护区间 边界的FFT窗框同步电路; 一在功能上与前述FFT窗框同步电路配合的即时管 路化FFT处理器,其中前述FFT处理器具有至少一个阶 段,该阶段包含: 一复数系数乘法器; 一记忆体,具有在前述复数系数乘法器中定义该相 乘的被乘数之查阅表格,前述的被乘数在该查阅表 格中具有唯一的値;以及, 一监控电路,用以侦测事先定义的事件并与前述FFT 窗框同步电路对应,藉此前述的事件可表示侦测到 位于在作用区间与保护区间的边界。2.如申请专 利范围第1项所述之一种接收器,其中该FFT窗框同 步电路包含: 一第一延迟单元,用以接受目前到达的重取样I与Q 资料,并输出延迟的重取样I与Q资料; 一减法器,用以产生一差异讯号以表示在前述目前 到达重取样的I与Q资料和前述延迟后的重取样I与Q 资料间的差异; 一第一电路,用以产生表示前述减法器差异讯号的 具单极强度的输出讯号; 一第二延迟单元用以储存前述第一电路的输出讯 号; 一第三延迟单元,系接收前述第二延迟单元的延迟 输出;以及, 一第二电路,用以计算在储存于第二延迟单元和储 存于第三延迟单元的资料间的统计关系,且具有代 表前述统计关系的输出。3.如申请专利范围第2项 所述之一种接收器,其中前述的统计关系包含一F 比。4.如申请专利范围第1项所述之一种接收器,其 中前述的FFT处理器系在8K模式下工作。5.如申请专 利范围第1项所述之一种接收器,其中前述的FFT处 理器更进一步地包含前述记忆体的位址产生器,该 位址产生器系接收代表目前所需被乘数的次序依 存关系的讯号,并输出储存前述目前所需被乘数的 前述记忆体位址。6.如申请专利范围第5项所述之 一种接收器,其中前述被乘数在该查阅表格中,以 其对应的次序依存关系储存,用以与前述的复数乘 法器相乘,前述的被乘数的次序依存关系定义了一 递增序列,且其位址产生器包含: 一累积器,用以储存前述位址产生器产生的前一个 位址; 一用以计算前述所需被乘数递增値的电路;及, 一用以将前述递增値加到所述位址的加法器。7. 依照申请专利范围第6项所述之一种接收器,其中 前述查阅表格具有复数列,且前述的递增序列含有 复数个递增序列,该被乘数系以列的次序储存,其 中, 在第一列中,第一递增序列为0; 在第二列中,第二递增序列为1; 在第三列中,第三递增序列的第一与第二中断点B1, B2分别由下列关系表示: ;并且, 在第四列中,第三递增序列的第三断点B3由下列的 关系表示: B3MN=24N+2 其中MN表示前述FFT处理器的第N个阶段的记忆体。8 .如申请专利范围第1项所述之一种接收器,进一步 地含有频道估测及校正电路系统,其包含有: 导波标示电路系统,其接收代表由前述FFT处理器中 一框架(frame)的转换后数位讯号,用以标示在其中 之导波载波的位置,其中前述导波载波系在该转换 后数位讯号的频谱中,以间隔K的方式安排,并具有 一事先决定的强度,前述的导波标示电路系统包含 : 一第一电路,用以计算在前述转换后数位讯号取对 模K的载波次序; K个累积器与第二电路连结,用以累积前述的转换 后资料的载波强度,前述的积累强度定义了一个集 合;并且,一相关(correlation)电路用以将K个积累强度 値的集合与所述事先决定的强度作关联,其中K个 前述集合中以计算对模K(module K)取得位置的第一 组成系具有由前述的框架起点算起唯一的位移値 。9.依照申请专利范围第8项所述之一种接收器,其 中前述导波标示电路系统更进一步包含一位元反 转电路(bit reversal circuit)以将前述转换后数位讯号 的位元顺序反转。10.依照申请专利范围第8项所述 之一种接收器,其中前述载波的强度和前述的预设 强度系指振幅。11.依照申请专利范围第8项所述之 一种接收器,其中前述载波的强度及其前述的预设 强度系为绝对値。12.依照申请专利范围第8项所述 之一种接收器,其中前述相关电路更进一步地含有 一峰値追踪电路(peak tracking circuit),用以决定前述 的积累値的K个集合中第一个峰値与第二个峰値间 的间隔。13.依照申请专利范围第8项所述之一种接 收器,其中前述频道估测及校正电路系统更进一步 包含: 一用以估测在前述导波载波间的频道回应的内插 过滤器;及, 一用以将前述FFT处理器输出的资料载波相乘的乘 法电路,其资料载波具有由前述内插过滤器产生的 校正系数。14.依照申请专利范围第8项所述之一种 接收器,其中前述频道估测及校正电路系统进一步 包含: 一相位抽取电路,接收来自前述FFT处理器的相位错 误I与Q资料串流,并产生一讯号代表前述错误资料 的相位角度,前述的相位抽取电路还包含一累积器 用以累积接续示校正相位I与Q资料的相位角度。15 .依照申请专利范围第14项所述之一种接收器,其中 前述频道估测及校正电路系统进一步包含: 一与前述相位抽取电路与累积器连结的自动频率 控制电路,其包含: 一记忆体,用以储存在前述未校正相位的I与Q资料 所负载的第一符号的累积共同相位误差値; 其中,前述累积器系与所述记忆体相连结,并累积 第二符号中数个导波载波的共同相位差与第一符 号中数个导波载波的共同相位差的差异; 前述的累积器的一个输出串接到前述的I/Q解调变 器。16.依照申请专利范围第15项所述之一种接收 器,其中前述累积器连结输出在前述I/Q解调变器中 ,仅有当接收到保护区间时方被致能。17.依照申请 专利范围第14项所述之一种接收器,其中前述频道 估测及校正电路系统进一步包含一与前述的相位 抽取电路连结的自动取样率控制电路,其包含: 一记忆体用以储存前述的未校正相位I与Q资料所 负载的第一符号的导波载波的相位误差积累値; 其中前述累积器系与前述的记忆体相连结,且累积 在第二符号的导波载波相位误差与第一符号中对 应导波载波的相位误差间的差异,以定义一群符号 间载波相位的差动(differential); 前述的累积器的输出系与前述的I/Q解调变器搭配 。18.依照申请专利范围第17项所述之一种接收器, 其中前述取样率控制电路储存复数个积累的符号 间载波相位差动,并用以计算一最适直线。19.依照 申请专利范围第17项所述之一种接收器,其中前述 累积器连结输出,在前述重取样电路中,仅有在接 收到其保护区间时方被致能。20.依照申请专利范 围第17项所述之一种接收器,其中前述用来储存前 述相位抽取电路的输出的共同记忆体,系与前述的 自动频率控制电路以及前动取样率控制电路连结 。21.依照申请专利范围第14项所述之一种接收器, 其中前述相位抽取电路进一步包含: 一管路化的电路,用以替代(iterative)计算依照下式 的转动角度的反切函数: 其中,x値为未校正相位I与Q资料的比値。22.依照申 请专利范围第21项所述之一种接收器,其中前述管 路化电路包含: 一常数系数乘法器;以及, 一多工器,用以由前述的数列的复数个常数系数选 出一个系数,前述的多工器的一输出连结到前述自 常数系数乘法器的一输入。23.依照申请专利范围 第21项所述之一种接收器,其中前述管路化电路含 有 一乘法器; 一第一记忆体,用以储存x2的量,前述的第一记忆体 与前述的多工器的第一输入相连; 一第二记忆体,用以储存前述的乘法器的输出;及, 在前述的第二记忆体与前述乘法器的第二输入间 的一反馈连结。24.依照申请专利范围第21项所述 之一种接收器,其中前述管路化电路更进一步含有 : 一第三记忆体,用以储存前述数列的一个値; 一控制电路,与前述的第三记忆体相连,其中的管 路化电路计算前述数列的N项,且该管路化电路计 算前述数列的N+1项,其中的N系一整数; 一平均电路,与前述的第三记忆体连结,用以计算 前述数列的N个项与N+1个项的平均値。25.依照申请 专利范围第1项所述之一种接收器,其中由前述多 载波讯号的一个导波载波所传递的资料依照编码 产生器多项式h(x)做BCH编码,并进一步包含: 一在前述的BCH编码资料工作的解调变器; 一替代管路化BCH解码电路,包含: 一电路与前述的解调变器连结,用以形成多项式的 高斯场,并计算其复数个特征; 复数个储存暂存器,每一个的储存暂存器储存一前 述特征的代表; 复数个反馈偏移暂存器(feedback shift register),每一 个反馈偏移暂存器接收来自相对应的前述储存暂 存器的资料,并且具有一输出; 复数个高斯场乘法器,每一个乘法器跨过前述的反 馈偏移暂存器在反馈回路中连结,并将它相对应的 反馈偏移暂存器的输出乘以一前述高斯场的値; 一输出高斯场乘法器,用以将前述的两个反馈偏移 暂存器的输出相乘; 一错误校正电路,与前述的反馈偏移暂存器输出高 斯场乘法器相连,其中前述错误侦测电路的一输出 讯号表示在资料的现行位元发生错误; 一反馈线,由前述的错误侦测电路致能,且连结到 前述储存暂存器,其中前述反馈偏移暂存器的输出 写到前述的储存暂存器中。26.依照申请专利范围 第25项所述之一种接收器,其中前述输出高斯场乘 法器包含: 一第一暂存器,起始时储存一第一被乘数A; 一常数系数乘法器,与前述暂存器相连接,以将其 乘以,一前述常数乘法器的输出连结到前述第一 暂存器,以定义第一回馈回路,其中前述第一暂存 器的第K个时脉化动作包含一高斯场乘积Ak; 一第二暂存器,用以储存第二被乘数B; 一与前述第二暂存器与常数系数乘法器的输出相 连的AND闸; 一加法器,其第一个输入系与前述的AND间的输出相 连; 一累积器,与前述的加法器的第二个输入相连结, 其中前述加码器的输出与前述的累积器相连,以定 义第二反馈回路,其中的高斯场乘积AB由前述加法 器输出。27.一种用以估测频道频率回应的方法,包 含有步骤: 由一频道接收一具有复数个资料载波与散射导波 载波的多载波讯号,前述的射射导波载波系以一第 一区间N彼此隔开,并以与前述资料载波不同的传 送功率传送; 转换前述多载波讯号成为数位表示; 对前述多载波讯号的数位表示做傅立叶转换以产 生一转换后的数位讯号; 倒置前述转换后数位讯号的位元顺序,以产生一位 元倒置的讯号; 在N个累积器中,循环地累积前述位元倒置讯号的 载波的强度; 对前述的累积强度与前述的散射导波载波的强度 作关联; 对应前述的关联步骤,产生一代表前述多载波讯号 的载波的同步讯号。28.依照申请专利范围第27项 所述之一种方法,其中前述累积强度的步骤包含下 列步骤: 将前述的位元倒置讯号的时数部分加到对应的虚 部的绝对値,以产生和; 在前述的累积器中分别储存和。29.依照申请专利 范围第27项所述之一种方法,其中搭配关联累积値 的步骤进一步包含下列步骤: 标示出具有最高値的累积器以代表第一载波的位 置;30.依照申请专利范围第29项所述之一种方法,其 中搭配前述累积値的步骤进一步包含步骤: 标示出具有第二高値的累积器以代表第二载波的 位置;及, 决定前述第一载波位址与第二载波位置的间隔。 31.依照申请专利范围第27项所述之一种方法,进一 步包含下列步骤: 比较前述位元倒置讯号的第一符号的一个载波与 第二符号的一个载波的位置。32.依照申请专利范 围第27项所述之一种方法,进一步包含下列步骤: 在导波载波间做内插处理,以决定安置在此隔的接 续资料载波的对应校正因子(correction factor);及,根 据前述校正因子分别调整内插资料载波的强度。 33.依照申请专利范围第27项所述之一种方法,进一 步包含下列步骤: 决定在转换后数位讯号传输的接续符号的导波载 波间的平均相位差; 产生一回应前述相位平均差的第一控制讯号;以及 ,回应前述第一控制讯号,调整前述多载波讯号的 接收频率。34.依照申请专利范围第33项所述之一 种方法,进一步包含下列步骤: 决定代表在前述资料载波传送的第一符号的第一 资料载波与第二符号的第一资料载波间的第一相 位差; 决定代表在前述资料载波传送的第一符号的第二 资料载波与第二符号的第二资料载波间的第二相 位差; 决定前述第一相位差以及第二相位差间的差异,以 定义前述第一资料载波与前述第二资料载波的相 位斜率(slope); 产生第二控制讯号回应前述相位斜率; 回应前述第二控制讯号,调整前述多载波讯号的取 样频率。35.依照申请专利范围第34项所述之一种 方法,其中所述的决定前述的第一相位差异与第二 项位差异的步骤包含计算一最适直线(best bit line) 。图式简单说明: 第一图解释一COFDM副频的频谱。 第二图显示在COFDM讯号对多载波的频谱。 第三图为根据COFDM的讯号图,并显示了资料符号的 格式。 第四图是一以COFDM为基础的FFT系统的方块图。 第五图显示在COFDM讯号象限中的某些干扰。 第六图为根据本发明较佳实施例的时序同步方法 的流程图。 第七图是对于粗略时序同步,在数个资料符号下F 比测试的图表。 第八图为不同自由度下不完全贝它(beta)函数的图 。 第九图系一有助于了解依照本发明的统计有效性 的图。 第十图系依照本发明的另一实施例的同步电路电 气示意图。 第十一图系依照本发明的又一实施例的同步电路 电气示意图。 第十二图系依照本发明的单一晶片数位接收器实 施的方块图。 第十三图为第十二图中的数位接收器之前端的较 为详细方块图示。 第十四图系第十二图所示数位接收器的FFT线路系 统、频道估测及校正线路系统的方块图示。 第十五图是第十二图中的数位接收器的另一部份 的方块图。 第十六图系第十四图中的频道估测及校正线路系 统的较为详细方块图示。 第十七图为第十二图所图示的数位接收器的自动 增益控制线路系统(automatic gain control circuitry)的概 要图示。 第十八图系第十二图中的数位接收器的I/Q解调变 器的概要图示。 第十九图则相当详细地以图示阐明了第十三图中 的低通过滤器。 第二十图显示了第十九图中的低通过滤器的回应 情形。 第二十一图系阐释第十二图中的数位接收器的重 取样线路系统。 第二十二图则以图阐释了第二十一图中的重取样 电路系统的内差器(interpolator)的一部份。 第二十三图系第十四图中的FFT窗框电路系统的较 为详细的方块图。 第二十四图系第十四图中的FFT计算电路系统中的 蝶式单元(butterfly unit)的图要。 第二十五图与第二十六图系依先前技艺制作的蝶 式单元的图要。 第二十七图则是依本发明建构的以22+2为根的FFT处 理器的图要。 第二十八图系第二十七图中的FFT处理器的32点流 程图(flow graph)。 第二十九图则是依照本发明建构的可设定式2K/8K 以22+2为根的单通道延迟回馈(single path, delay feedback)管路化FFT处理器的图要。 第三十图系第二十九图所示电路系统用到的一个 复数乘法器的详细图示。 第三十一图为第二十九图所示电路系统的复数乘 法器的另一个实现方式。 第三十二图系第二十九图所示电路系统中每一乘 法器的交换因子(twiddle factor)的构造的另一个图表 。 第三十三图图示了第二十九图所示电路系统中每 一乘法器的转动因子(twiddle factor)的构造。 第三十四图则为第二十九图所示电路系统的位址 产生器的一般化图示。 第三十五图系第三十四图中的位址产生器的推广 图示。 第三十六图则是第十六图中的由频道估测及校正 电路系统所导引的导波位置确认过程的流程图。 第三十七图系依本发明以实现的导波定位化的步 骤的流程图。 第三十八图是第十四图所示的电路系统中的tps序 列区块(sequence block)的详细方块图。 第三十九图系BCH解码器的图例说明,而此解码器系 用在第三十八图的tps处理电路系统中。 第四十图是第三十八图中盖洛士场乘法器的仔细 说明图。 第四十一图以方块图,一般性地说明第十二图中的 数位接收器的自动取样控制以及自动频率控制回 路。 第四十二图为第四十一图中的自动取样控制以及 自动频率控制回路较为仔细方块图。 第四十三图则是第四十二图电路系统中的相位抽 取方块的较仔细方块图。 第四十四图系在第四十三图中用来计算反正切数 値的电路系统的图例说明。 第四十五图为32项泰勒展开式在不同値下的平 方误差图形。 第四十六图为31项泰勒展开式在不同値下的平 方误差图形。 第四十七图为31项与32项泰勒展开式在不同値下 的平均値的平方误差图形。 第四十八图系导波相位差的图示,其间并显示了一 最适直线。 第四十九图系第四十一图中的自动取样与自动平 率控制回路的另一实现方法的较为仔细方块图。 第五十图说明了用在第十五图解对应(demapping)电 路系统的编码聚集格式(coded constellation format)。 第五十一图说明了利用第五十图中的格式将I、Q 资料转为二位元资料値的方式。 第五十二图系第十五图中的符号解交错( deinterleaving)电路系统的一个较为详实方块图示。 第五十三图系第十五图中的位元解交错电路系统 的一个较为详实方块图示。 第五十四图说明了利用第五十三图位元解交错电 路系统所做的「编码聚集格式」到「24位元的软 式(soft)I/Q格式」转换。 第五十五图系第十二图中的接收器的微处理器的 介面的较为详实方块图。 第五十六图则为第十二图中的数位接收器的系统 控制器的较为详尽方块说明图。 第五十七图则是与第五十六图中的接收器的系统 控制器的频道取得有关的状态图。 |
