| 摘要 |
<p>L'invention concerne un appareil permettant de réduire la latence d'une unité centrale par réduction des cycles de lecture/écriture d'un bus d'unité centrale. Cet appareil comprend un registre matériel capable de tester des données pour au moins un bit de validité. Une unité centrale est en communication avec le registre matériel pendant un premier cycle de bus, et cette unité centrale donne une instruction audit registre matériel de façon à acheminer les données sensiblement simultanément vers l'unité centrale et un second registre. Le signal de validité de données est exécuté à proximité immédiate du transfert de données vers l'unité centrale et le second dispositif de registre, et le signal de validité est envoyé audit second registre sans instruction ultérieure de cycle de bus de l'unité centrale au second registre.</p> |
