| 主权项 |
1.一种用以电气恢复电脑系统之第一及第二元件之方法,且该种方法包含下列步骤:连接第一及第二元件以使他们之任何电位差皆移向等化;及其后充电第一及第二元件至一预先决定之电压位准。2.如申请专利范围第1项之方法,其中该连接步骤是藉由使用一传输闸来达成,且该传输闸回应于一恢复信号,及连接至第一延迟网路而第一延迟网路提供第一延迟;且该充电步骤是藉由使用一或更多电晶体来达成,且该等电晶体回应于该恢复信号,及连接至第二延迟网路,而第二延迟网路提供第二延迟,且第二延迟长于第一延迟。3.如申请专利范围第1项之方法,其中该连接步骤是藉由使用一传输闸来达成,且该传输闸包含一PMOS电晶体,而该PMOS电晶体导通以提供第一及第二元件间之连接。4.如申请专利范围第1项之方法,其中该连接步骤是藉由使用一传输闸来达成,且该传输闸包含一NMOS电晶体,而该NMOS电晶体导通以提供第一及第二元件间之连接。5.如申请专利范围第1项之方法,其中该连接步骤是藉由使用一CMOS传输闸来达成,且该CMOS传输闸包含并联连接之一PMOS电晶体及一NMOS电晶体,且该PMOS电晶体导通及该NMOS电晶体导通以提供第一及第二元件间之连接。6.如申请专利范围第1项之方法,其中第一及第二元件是电脑系统之记忆体阵列之真实及互补位元线,且该连接步骤是藉由提供一传输闸于该等位元线之间来达成。7.如申请专利范围第2项之方法,其中该第一及第二延迟是藉由使用第一及第二延迟网路之一或更多反相器来产生。8.如申请专利范围第6项之方法,该方法进一步包含用以存取记忆体阵列之步骤,且其中该连接步骤发生在该存取步骤完成之前。9.如申请专利范围第8项之方法,其中该连接步骤是藉由使用一CMOS传输闸来达成,且该CMOS传输闸包含并联连接之一PMOS电晶体及一NMOS电晶体,且该PMOS电晶体导通及该NMOS电晶体导通以提供第一及第二元件间之连接。10.一种用于电脑系统之记忆体阵列,且该种记忆体阵列包含:至少一记忆体细胞,且该记忆体细胞具有第一及第二输出;连接至该记忆体细胞之该第一输出之第一位元线;连接至该记忆体细胞之该第二输出之第二位元线;用以恢复该第一及第二位元线之每一位元线至一预先决定之电压的装置;及用以在该等位元线恢复至该预先决定之电压之前等化该第一及第二位元线之电位的装置。11.如申请专利范围第10项之记忆体阵列,其中该等化装置包含一传输闸,且该传输闸连接至该第一及第二位元线。12.如申请专利范围第10项之记忆体阵列,其中该等化装置包含第一延迟网路,且该第一延迟网路提供第一延迟;且该恢复装置包含第二延迟网路,且该第二延迟网路提供第二延迟,而第二延迟长于一延迟。13.如申请专利范围第10项之记忆体阵列,且该记忆体阵列进一步包含一感测放大器,且该感测放大器具有第一及第二输入,且该感测放大器之该第一输入连接至该第一位元线,且该感测放大器之该第二输入连接至该第二位元线。14.如申请专利范围第10项之记忆体阵列,且该记忆体阵列进一步包含一行解码器,且该行解码器具有多个输入,且该第一位元线连接至该行解码器之第一输入,且该第二位元线连接至该行解码器之第二输入。15.如申请专利范围第10项之记忆体阵列,其中该恢复装置包含第一及第二电晶体,且该第一及第二电晶体分别连接该第一及第二位元线至该预先决定之电压之电源。16.如申请专利范围第11项之记忆体阵列,其中该传输闸包含一PMOS电晶体,且该PMOS电晶体导通以提供该第一及第二位元线间之连接。17.如申请专利范围第11项之记忆体阵列,其中该传输闸包含一NMOS电晶体,且该NMOS电晶体导通以提供该第一及第二位元线间之连接。18.如申请专利范围第11项之记忆体阵列,其中该传输闸包含并联连接之一PMOS电晶体及一NMOS电晶体,且该PMOS电晶体导通及该NMOS电晶体导通以提供第一及第二位元线间之连接。19.如申请专利范围第12项之记忆体阵列,其中该第一及第二延迟网路皆包含一或更多反相器。图式简单说明:第一图是描述一传统电路之示意图,其中多个记忆体细胞藉由真实及互补位元线来连接至一感测放大器;第二图是类似于第一图之另一传统电路之示意图,其中具有装置以在恢复循环中略为等化真实及互补位元线;且第三图是描述一根据本发明用以恢复及等化一真实/互补位元线对之方法的示意图。 |
