| 摘要 |
<p>본 발명은 반도체 소자가 정전기 등에 직접 노출되었을 때 소자가 파괴되는 현상을 막기위해 사용되는 정전기방전 보호회로에 관한 것으로, 특히 데이타 입·출력 패드의 출력단 전위를 각각 풀-업 및 풀-다운시키는 풀-업소자 및 풀-다운소자의 구동제어를 위해 구비하는 프리 드라이버부에서의 스냅-백 트리거 전압의 형성을 막아 불필요한 트리거 현상을 방지하므로써, 노이즈성 정전기 유입시의 누설전류에 대한 신뢰성을 확보하여 전체적인 ESD 내성을 강화시키도록 한 정전기방전 보호회로에 관한 것이다.</p> |
