发明名称 Method for forming gate pattern in semiconductor device
摘要 <p>본 발명은 게이트 전극용 텅스텐실리사이드/폴리실리콘의 식각시 활성영역 손상과 필드산화막 에지에서 식각 잔유물이 발생되는 것을 억제 또는 방지하는데 적합하며, 아울러 하드마스크의 탑 노치를 억제 또는 방지하여 브릿지 문제를 방지하는데 적합한 방법을 제공하고자 하는 것으로, 이를 위한 본 발명은 반도체기판 상에 게이트산화막, 게이트전극용 폴리실리콘막 및 텅스텐실리사이드막을 차례로 형성하는 제1단계; 상기 텅스텐실리사이드막 상에 하드마스크 산화막을 형성하는 제2단계; TCP 타입의 식각 장비에서 상기 하드마스크를 식각베리어로하여 상기 텅스텐실리사이드막 및 상기 폴리실리콘막을 식각하되, 상기 텅스텐실리사이드막의 표면에 잔존하는 부산물을 제거하기 위한 예비식각과, 바이어스 파워를 200∼300Watt로 하고 Cl/O가스를 사용하여 상기 텅스텐실리사이드막 및 상기 폴리실리콘막을 식각하는 주식각과, 바이어스 파워를 45∼70Watt로 하고 Cl/O/HBr 가스를 사용하여 상기 폴리실리콘막에 대한 과도식각을 실시하는 과도식각을 순차적으로 수행하는 제3단계를 포함하여 이루어짐을 특징으로 한다. 본 발명을 0.18㎛ 디자인 룰(design rule)을 갖는 MML(merged memory logic) 소자에 적용할 경우 본 발명의 작용 효과는 배가된다.</p>
申请公布号 KR100312972(B1) 申请公布日期 2001.11.07
申请号 KR19990060640 申请日期 1999.12.22
申请人 null, null 发明人 최홍길;정태우
分类号 H01L21/336 主分类号 H01L21/336
代理机构 代理人
主权项
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