| 摘要 |
<p>본 발명은 데이터 전송 제어 회로에 관한 것으로 특히, 독립적으로 운영되는 2개의 씨피유간 데이터 전송시 상호 배타적으로 웨이트(wait)를 제어하기 위한 회로의 구성을 단순화하고 프로그램의 간섭없이 고속 동작하도록 함을 목적으로 한다. 이러한 목적의 본 발명은 씨피유(110)(120)간의 데이터 전송을 위하여 씨피유(110)(120)로부터의 라이트신호()()와 리드신호()()를 논리 연산하여 씨피유(110)(120)로 제어 신호()()(RDY_RDa)(RDY_WRa)(RDY_RDb) (RDY_WRb)를 출력하는 데이터 전송 제어 블럭(150)을 더 구비함에 있어서, 상기 데이터 전송 제어 블럭(150)은 씨피유(110)의 라이트 신호(WR_a)와 씨피유(120)의 리드 신호(RD_b)를 비교하는 신호 비교부(310)와, 상기 씨피유(120)의 라이트 신호(WR_b)와 상기 씨피유(110)의 리드 신호(RD_a)를 비교하는 신호 비교부(320)와, 상기 신호 비교부(310)(320)의 출력 신호를 연산하여 상기 씨피유(110)(120)에서의 연속 쓰기 또는 읽기 동작 제어를 위한 래디 신호()() (RDY_RDa)(RDY_WRa)(RDY_RDb)(RDY_WRb)를 출력하는 신호 연산부(330)로 구성한다.</p> |
