| 摘要 |
<p>본 발명은 래치 회로와 레벨 쉬프트 회로를 동시에 구현하여 인버터 단수를 줄임으로써 데이터 트랜스퍼 시간을 줄이도록 한 데이터 트랜스퍼 회로에 관한 것으로서, 클럭 신호와 데이터 신호를 제어하는 제 1 인버터 및 제 1 클럭 인버터와, 상기 제 1 클럭 인버터의 출력신호와 클럭 신호가 'High'일 때 데이터를 래치시키고 클럭 신호가 'Low'일 때 레벨을 VDD 전원으로 쉬프트하는 레벨 쉬프트를 동시에 구현하는 제 2 클럭 인버터와, 상기 제 1 클럭 인버터의 출력신호를 받아 데이터를 VDD 전원으로 레벨 쉬프트하는 레벨 쉬프트 회로와, 상기 레벨 쉬프트 회로의 출력신호를 받아 데이터 버퍼를 구동하는 제 2 인버터를 포함하여 구성됨을 특징으로 한다.</p> |
