| 摘要 |
<p>본 발명은 반도체소자의 폴리실리콘 및 금속층의 적층 게이트 형성방법에 관한 것으로, 종래에는 게이트 패터닝이 진행된 다음에 노출된 게이트산화막 표면의 오염물질을 제거해야 하는데 텅스텐층을 녹이지 않는 세정을 적용하여야 함에 따라 공정의 제한을 받게 됨과 아울러 게이트 표면에 캡절연막을 형성한 다음 세정을 실시하게 되면, 게이트 가장자리의 세정이 제대로 이루어지지 않는 문제점이 있고, 게이트 표면에 형성되는 캡절연막을 텅스텐층의 산화문제로 인해 게이트 재산화로 형성할 수 없어 공정이 복잡해짐과 아울러 텅스텐층과 폴리실리콘층의 수평방향으로 식각차가 발생하면, 캡절연막의 형성시에 취약한 영역이 존재하여 반도체소자의 신뢰성이 저하되는 문제점이 있으며, 게이트전극을 폴리실리콘과 텅스텐층의 적층구조로 형성함에 따라 폴리실리콘의 증착두께가 얇아지는 것이 요구되는데, 듀얼 게이트의 피모스 트랜지스터를 형성하는 경우에 얇아진 폴리실리콘에 피형이온을 도핑하기 어려워 별도의 저에너지 이온주입장비가 요구되는 문제점이 있었다. 따라서, 본 발명은 반도체기판 상에 게이트산화막, 제1폴리실리콘층, 식각저지막 및 제2폴리실리콘층을 순차적으로 형성한 다음 사진식각을 통해 제2폴리실리콘층, 식각저지막 및 제1폴리실리콘층의 일부를 식각하여 게이트 패터닝을 실시하는 공정과; 상기 결과물 상에 게이트 재산화를 실시하고, 저농도 불순물 이온을 주입하여 저농도영역을 형성한 다음 상부전면에 절연막 증착 및 선택적 식각을 통해 재산화가 실시된 게이트의 측면에 게이트측벽을 형성하고, 고농도 불순물이온을 주입하여 소스/드레인을 형성하는 공정과; 상기 결과물의 상부전면에 층간절연막을 형성하고, 상기 제2폴리실리콘층이 노출될때까지 평탄화한 다음 제2폴리실리콘층과 식각저지막을 순차적으로 제거하는 공정과; 상기 제1폴리실리콘층 상부에 순차적으로 배리어층과 텅스텐층을 형성하는 공정과; 상기 결과물의 상부전면에 캡절연층을 형성한 다음 상기 층간절연막이 노출될때까지 평탄화하는 공정으로 이루어지는 반도체소자의 게이트 형성방법을 제공함으로써, 게이트 패터닝이 진행된 다음에 텅스텐층이 형성되어 있지 않으므로 게이트산화막의 세정에 대한 공정상의 제한이 없고, 게이트 재산화가 가능하여 취약한 영역을 갖는 캡절연막 형성을 생략할 수 있으며, 캡절연막의 형성에 따른 저농도영역과 게이트의 이격거리가 최소화되고, 층간절연막을 형성한 다음에 텅스텐층을 형성함에 따라 게이트산화막 열화 및 접합 누설전류 발생을 최소화할 수 있으며, 게이트측벽 및 배리어층이 충분한 두께로 텅스텐층의 측면에 형성됨에 따라 텅스텐층의 이상산화 및 층간절연막의 텅스텐 오염을 방지할 수 있고, 듀얼 게이트의 피모스 트랜지스터를 형성하는 경우에 제1,제2폴리실리콘층이 적층되어 충분한 두께를 확보한 상태에서 피형이온을 도핑한 다음 상부의 제2폴리실리콘층을 제거함에 따라 별도의 저에너지 이온주입장비가 요구되지 않게 되어 공정 단순화, 제조단가 절감 및 소자 신뢰성 향상에 기여할 수 있는 효과가 있다.</p> |
