| 摘要 |
<p>본 발명은 소자의 신뢰성을 향상시키고 셀 영역 및 로직 영역에서의 게이트전극 물질을 통일시켜 공정을 간략화할 수 있는 반도체 소자의 이중 게이트 형성방법에 관한 것으로써, 디램(DRAM)과 로직회로를 원-칩(One-Chip)화한 임배디드 디램의 게이트 전극 형성에 있어서, 반도체 기판을 디램 영역과 로직회로 영역으로 구분하고, 상기 디램 영역에 P웰 영역과 N웰 영역을 형성하는 공정, 상기 기판상에 게이트 절연막, 언도프트 폴리실리콘, 그리고 저저항 금속층을 차례로 형성하는 공정, 식각공정에 의해 상기 디램 영역에 제 1, 제 2 게이트 패턴과 상기 로직회로 영역에 제 3 게이트 패턴을 형성하는 공정, 상기 각 게이트 패턴들의 양측면에 사이드월 스페이서를 형성하는 공정, 상기 N웰 영역 및 상기 제 2 게이트 전극을 마스킹한 후, 상기 기판 전면에 N도전형의 불순물 이온주입을 실시하는 공정, 상기 N웰 영역 및 상기 제 2 게이트 전극을 노출시킨 후, 상기 기판 전면에 P도전형의 불순물 이온주입을 실시하는 공정, 불순물 확산공정으로 상기 각 게이트 패턴 하부의 언도프트 폴리실리콘을 해당 도전형으로 도핑시킴과 동시에 각 게이트 패턴 양측의 기판에 해당 도전형의 소오스/드레인 불순물 확산영역들을 형성하는 공정, 상기 디램 영역을 마스킹한 후, 상기 제 3 게이트 패턴 상부와 그 양측의 기판상에 상기 금속층과 동일물질의 금속층을 형성하는 공정을 포함하여 이루어진다.</p> |
