| 主权项 |
1.一种动态随机存取记忆体,系在具备沟渠电容的动态随机存取记忆体中;透过绝缘膜装设第1矽基板与第2矽基板;在该第1矽基板上形成复数个电容沟渠;在该第2矽基板上形成分别对应于各该等电容沟渠的电晶体;相互对应的该电容沟渠与电晶体,分别贯通于该绝缘膜,而形成电性连接构造者。2.如申请专利范围第1项所述动态随机存取记忆体,其中,该第1矽基板系依杂质的植入处理,而供作为该沟渠电容的各板极用者。3.如申请专利范围第2项所述动态随机存取记忆体,其中,该第1矽基板系杂掺n型杂质者。4.一种动态随机存取记忆体之制造方法,系在具备沟渠电容的动态随机存取记忆体中,包括有:在以第1导电型杂质施行杂掺的第1半导体基板上,形成电容沟渠的步骤;在形成该电容沟渠之结构体上形成绝缘膜之步骤;于该绝缘膜上附着以第2导电型杂质施行杂掺的第2半导体基板之步骤;依序对该第2半导体基板与绝缘膜施行图案化,而使该电容沟渠的电荷储存电极裸露出之步骤;在经第2半导体基板与绝缘膜之图案化处理后所裸露出部分,添加导电材料,而形成与该电荷储存电极为电性连接的档片之步骤;去除部分第2半导体基板与档片,并在该去除位置处形成元件绝缘膜之步骤;在该第2半导体基板上,形成汲极与该档片呈电性连接于电晶体的步骤。5.如申请专利范围第4项所述动态随机存取记忆体之制造方法,其中,该动态随机存取记忆体之制造方法系在该第2半导体基板附着后,更进一步包含有使在该第1半导体基板上形成电容沟渠的处理程序中,所形成校准键呈裸露状态的处理步骤。6.如申请专利范围第4项所述动态随机存取记忆体之制造方法,其中,该档片系在该第2半导体基板上形成电晶体后,使该电晶体与汲极形成电性连接状态者。7.如申请专利范围第6项所述动态随机存取记忆体之制造方法,其中,该档片系由以高浓度第1导电型杂质施行杂掺的矽所组成者。8.如申请专利范围第4项所述动态随机存取记忆体之制造方法,其中,该第1导电型杂质系n型杂质,而该第2导电型杂质系p型杂质者。9.如申请专利范围第4项所述动态随机存取记忆体之制造方法,其中,在装设该第1半导体基板与该第2半导体基板时的校准方法,系包含有:在该第1半导体基板上形成校准键之步骤;将该第2半导体基板装设于该第1半导体基板上之步骤;对该第2半导体基板施行蚀刻,而裸露出该第1半导体基板的校准键之步骤;在该第2半导体基板上形成电晶体时,根据该第1半导体基板的校准键进行校准之步骤。10.如申请专利范围第9项所述动态随机存取记忆体之制造方法,其中,该校准键系形成于该第1半导体基板之碎片切线上的该电容沟渠者。图式简单说明:第一图系依照习知技术制造DRAM晶格之剖面示意图。第二图系本发明较佳实施例之DRAM晶格的剖面示意图。第三图A-第三图G系本发明较佳实施例DRAM晶格之制造方法的顺序步骤图。第四图A-第四图C系依照本发明较佳实施例,在第1基板的碎片线上形成校准键之示意图。 |
