| 主权项 |
1.一种半导体装置,其特征为具有: 将由多数记忆格读出于多数资料线上之信号于对 应之上述资料线上放大为第1电压的多数感测放大 器; 将上述多数感测放大器之电源供给节点共接的第1 配线; 由上述第1配线之一端供给上述第1电压的第1开关; 沿上述多数感测放大器设置,用于供给较上述第1 电压大之第2电压的第2配线;及 于上述第1配线与第2配线间,沿上述多数感测放大 器分散配置的第2开关。2.如申请专利范围第1项之 半导体装置,其中 上述第2配线系网状电源配线。3.如申请专利范围 第1项之半导体装置,其中 令上述多数感测放大器能动化时,系令上述第2开 关导通特定时间后,令上述第1开关导通。4.一种半 导体装置,系具包含多数次记忆体阵列的记忆体阵 列之半导体装置,其特征在于: 上述多数次记忆体阵列系分别具有: 设于朝第1方向延伸之多数字元线与朝第2方向延 伸之多数资料线之交叉点的多数记忆格; 分别对应上述多数资料线而设置,分别包含有交叉 结合之第1导电型之第1MISFET对及第2导电型之第2 MISFET对的多数感测放大器; 朝上述第1方向延伸而设,连接上述多数感测放大 器之第1MISFET对之源极的第1共通源极线; 朝上述第1方向延伸而设,连接上述多数感测放大 器之第2MISFET对之源极的第2共通源极线; 朝上述第1方向延伸,用于供给第1电位的第1电源配 线; 朝上述第1方向延伸,用于供给第2电位的第2电源配 线; 用于供给第3电位的第3电源配线; 相对上述多数感测放大器依特定数之上述感测放 大器而设置,于上述第1共通源极线与第1电源配线 间沿上述多数感测放大器设置的多数第1开关; 相对上述多数感测放大器依特定数之上述感测放 大器而设置,于上述第2共通源极线与第2电源配线 间沿上述多数感测放大器设置的多数第2开关;及 设于上述第1共通源极线与第3电源配线间的第3开 关; 上述第3电位系位元第1电位与第2电位之间; 由上述记忆格读出之信号系于对应之上述资料线 上,被放大成上述第2电位或第3电位。5.如申请专 利范围第4项之半导体装置,其中 令上述记忆格记忆之资讯读出于对应之上述资料 线时,系令上述多数字元线之一被选择后,使上述 多数第1及第2开关设于导通状态,特定时间经过后 令上述多数第1开关设于非导通状态之同时,令第3 开关设于导通状态。6.如申请专利范围第5项之半 导体装置,其中 上述多数第1开关系分别为第1导电型之第3MISFET,多 数第2开关系分别为第2导电型之第4MISFET,上述第1 导电型为P型,第2导电型为N型, 上述第1电位系高于第3电位,第3电位系高于第2电 位。7.如申请专利范围第4项之半导体装置,其中 上述多数次记忆体阵列系具有: 配置有上述多数字元线、多数资料线及多数记忆 格,具共用之1个角的第1边及第2边之4角形第1领域; 沿上述第1边而设,配置有上述多数感测放大器、 第1及第2共通源极线、第1及第2电源配线、及多数 第1及第2开关的第2领域; 沿上述第2边而设,配置有用于将对应多数字元线 而设之多数字元线驱动电路或上述多数字元线分 别连接于上层之多数字元线配线的多数连接部之 第3领域;及 设于上述第1领域之上述1个角及上述第2.第3领域 所包围领域,并配置有上述第3开关的第4领域。8. 如申请专利范围第4项之半导体装置,其中 上述多数次记忆体阵列系分别具有: 朝上述第2方向延伸设置,在其交叉点连接第1电源 配线,用于供给第1电位的多数第4电源配线;及 朝上述第2方向延伸设置,在其交叉点连接第2电源 配线,用于供给第2电位的多数第5电源配线。9.如 申请专利范围第8项之半导体装置,其中 上述多数第4及第5电源配线,系相对于上述多数感 测放大器依每一特定数之上述感测放大器设置1条 。10.如申请专利范围第4项之半导体装置,其中 上述多数记忆格系分别为包含1个MISFET及1个电容 器的动态型记忆格。11.一种半导体装置,系具包含 多数次记忆体阵列的记忆体阵列之半导体装置,其 特征在于: 上述多数次记忆体阵列系分别具有: 设于朝第1方向延伸之多数字元线与朝第2方向延 伸之多数资料线之交叉点的多数记忆格; 分别对应上述多数资料线而设置,分别包含有交叉 结合之第1导电型之第1MISFET对及第2导电型之第2 MISFET对的多数感测放大器; 朝上述第1方向延伸而设,连接上述多数感测放大 器之第1MISFET对之源极的第1共通源极线; 朝上述第1方向延伸而设,连接上述多数感测放大 器之第2MISFET对之源极的第2共通源极线; 朝上述第1方向延伸,用于供给第1电位的第1电源配 线; 朝上述第1方向延伸,用于供给第2电位的第2电源配 线; 用于供给第3电位的第3电源配线; 用于供给第4电位的第4电源配线; 相对上述多数感测放大器依特定数之上述感测放 大器而设置,设于上述第1共通源极线与第1电源配 线间的多数第1开关; 相对上述多数感测放大器依特定数之上述感测放 大器而设置,设于上述第2共通源极线与第2电源配 线间的多数第2开关;及 设于上述第1共通源极线与第3电源配线间的第3开 关; 设于上述第2共通源极线与第4电源配线间的第4开 关; 上述第3及第4电位系位于第1电位与第2电位之间; 由上述记忆格读出之信号系于对应之上述资料线 上,被放大成上述第3电位或第4电位。12.如申请专 利范围第11项之半导体装置,其中 上述多数次记忆体阵列系具有: 配置有上述多数字元线、多数资料线及多数记忆 格,具共用之1个角的第1边及第2边之4角形第1领域; 沿上述第1边而设,配置有上述多数感测放大器、 第1及第2共通源极线、第1及第2电源配线、及多数 第1及第2开关的第2领域; 沿上述第2边而设,配置有用于将对应多数字元线 而设之多数驱动电路或上述多数字元线分别连接 于上层之多数字元线配线的多数连接部之第3领域 ;及 设于上述第1领域之上述1个角及上述第2.第3领域 所包围领域,并配置有上述第3及第4开关的第4领域 。13.如申请专利范围第12项之半导体装置,其中 令上述记忆格记忆之资讯读出于上述资料线时,系 令上述多数字元线之一被选择后,使上述多数第1 及第2开关设于导通状态,特定时间经过后令上述 多数第1及第2开关设于非导通状态之同时,令第3及 第4开关设于导通状态。14.如申请专利范围第11项 之半导体装置,其中 上述多数第1开关系分别为第1导电型之第3MISFET,多 数第2开关系分别为第2导电型之第4MISFET,第3开关 为第1导电型之第5MISFET,第4开关为第2导电型之第6 MISFET,上述第1导电型为P型,第2导电型为N型, 上述第1电位系高于第3电位,第3电位系高于第4电 位,第4电位系高于第2电位。15.如申请专利范围第 11项之半导体装置,其中 上述第3及第4电源配线,系与第1及第2电源配线并 列朝上述第1方向延面设置, 上述第3开关,系相对于上述多数感测放大器依每 一特定数设置般分割成多数单位第3开关; 上述第4开关,系相对于上述多数感测放大器依每 一特定数设置般分割成多数单位第4开关。16.如申 请专利范围第15项之半导体装置,其中 上述多数次记忆体阵列系具有: 配置有上述多数字元线、多数资料线及多数记忆 格,具共用之1个角的第1边反第2边之4角形第1领域; 沿上述第1边而设,配置有上述多数感测放大器、 第1及第2共通源极线、第1.第2.第3及第4电源配线 、及多数第1及第2开关、及第3.第4开关的第2领域; 及 沿上述第2边而设,配置有用于将对应多数字元线 而设之多数驱动电路或上述多数字元线分别连接 于上层之多数字元线配线的多数连接部之第3领域 。17.如申请专利范围第16项之半导体装置,其中令 上述记忆格记忆之资讯读出于上述资料线时,系令 上述多数字元线之一被选择后,使上述多数第1及 第2开关设于导通状态,特定时间经过后令上述多 数第1及第2开关设于非导通状态之同时,令第3及第 4开关设于导通状态。18.如申请专利范围第15项之 半导体装置,其中 上述多数第1开关系分别为第1导电型之第3MISFET,多 数第2开关系分别为第2导电型之第4MISFET,多数单位 第3开关系分别为第1导电型之第5MISFET,多数单位第 4开关系分别为第2导电型之第6MISFET,上述第1导电 型为P型,第2导电型为N型, 上述第1电位系高于第3电位,第3电位系高于第4电 位,第4电位系高于第2电位。19.一种半导体装置,其 特征为具有: 将由多数记忆格读出于对应之多数资料线的信号 放大的多数感测放大器; 为使由第1网状电源配线供给上述多数感测放大器 之放大信号之高(H)位准相关之第1电位而设,且依 上述多数感测放大器中之每一特定数而设的多数 第1MISFET;及 为使由第2网状电源配线供给上述多数感测放大器 之放大信号之低(L)位准相关之第2电位而设,且依 上述多数感测放大器中之每一特定数而设的多数 第2MISFET; 上述多数第1及第2MISFET系设为相同导电型之同时, 第1及第2MISFET之闸极系连接共通之驱动控制信号 线; 上述驱动控制信号线,系传送用于控制上述多数第 1及第2MISFET之导通状态的控制信号; 上述控制信号之有效位准与无效位准间之电位差 之绝对値,系大于上述第1电位与上述第2电位间之 电位差之绝对値。20.如申请专利范围第19项之半 导体装置,其中 上述多数第1及第2MISFET,系在沿上述多数感测放大 器朝一方向延伸之虚拟线上呈交叉配置, 设于上述虚拟线上之上述驱动信号线,系成为上述 多数第1及第2MISFET之闸极。21.一种半导体装置,系 具包含多数次记忆体阵列的记忆体阵列之半导体 装置,其特征在于: 上述多数次记忆体阵列系分别具有: 设于朝第1方向延伸之多数字元线与朝第2方向延 伸之多数资料线之交叉点的多数记忆格; 分别对应上述多数资料线而设置,分别包含有交叉 结合之第1导电型之第1MISFET对及第2导电型之第2 MISFET对的多数感测放大器; 朝上述第1方向延伸而设,连接上述多数感测放大 器之第1MISFET对之源极的第1共通源极线; 朝上述第1方向延伸而设,连接上述多数感测放大 器之第2MISFET对之源极的第2共通源极线; 朝上述第1方向延伸设置,用于供给第1电位的第1电 源配线; 朝上述第1方向延伸设置,用于供给第2电位的第2电 源配线; 相对上述多数感测放大器依特定数之上述感测放 大器而设置,于上述第1共通源极线与第1电源配线 之间源/汲极路径被连接的上述第2导电型之多数 第3MISFET; 相对上述多数感测放大器依特定数之上述感测放 大器而设置,于上述第2共通源极线与第2电源配线 之间源/汲极路径被连接的上述第2导电型之多数 第4MISFET;及 朝上述第1方向延伸设置之上述多数第3及第4MISFET 之闸极所共接的第1驱动控制线; 上述多数感测放大器之上述第1MISFET对,系沿朝上 述第1方向延伸之第1虚拟线配置, 上述多数感测放大器之上述第2MISFET对,系沿朝上 述第1方向延伸之第2虚拟线配置, 上述多数第3及第4MISFET,系设于上述第1及第2虚拟 线之间之同时,沿朝上述第1方向延伸之第3虚拟线 配置。22.如申请专利范围第21项之半导体装置,其 中 上述多数第3及第4MISFET,系于上述第3虚拟线上1个 个交互配置。23.如申请专利范围第21项之半导体 装置,其中 上述多数次记忆体阵列系分别具有: 配置有上述多数字元线、多数资料线及多数记忆 格,具共用之1个角的第1边及第2边之4角形第1领域; 沿上述第1边而设,配置有上述多数感测放大器、 第1及第2共通源极线、第1及第2电源配线、及多数 第3及第4MISFET的第2领域; 沿上述第2边而设,配置有用于将对应多数字元线 而设之多数驱动电路或上述多数字元线分别连接 于上层之多数字元线配线的多数连接部之第3领域 ;及 设于上述第1领域之上述1个角及上述第2.第3领域 所包围领域,并配置有上述第1及第2共通源极线之 一端所连接预充电电路的第4领域。24.如申请专利 范围第21项之半导体装置,其中 由对应之记忆格读出于上述多数资料线上之信号, 系被放大成上述第1电位或第2电位; 令上述多数感测放大器能动化时,于上述第1驱动 控制线具施加较上述第1电位与第2电位间电压大 之电压的期间。25.如申请专利范围第21项之半导 体装置,其中上述多数次记忆体阵列系分别令具有 : 用于供给第3电位的第3电源配线; 用于供给第4电位的第4电源配线; 于上述第l共通源极线之一端与第3电源配线之间 源/汲极路径被连接的第5MISFET;及 于上述第4共通源极线之一端与第4电源配线之间 源/汲极路径被连接的第6MISFET; 上述第3电位及第4电位,系位于第1电位与第2电位 之间,上述第1电位与第2电位间之电压系大于上述 第3电位与第4电位间之电压; 由上述记忆格读出之信号系于对应之上述资料线 上被放大成上述第3电位或第4电位。26.如申请专 利范围第25项之半导体装置,其中 由上述记忆格读出于对应之上述资料线之信号被 放大时,系令上述多数字元线之一被选择后,使上 述多数第3及第4MISFET设于导通状态,特定时间经过 后令上述多数第3及第4MISFET设于非导通状态之同 时,令上述第5及第6MISFET设于导通状态。27.如申请 专利范围第25项之半导体装置,其中 上述多数第3及第4MISFET设为导通状态时,于上述第1 驱动控制线施加有较上述第1电位与第2电位间电 压大的电压。28.如申请专利范围第25项之半导体 装置,其中 另具有升压电路俾形成升压电压施加于上述多数 字元线之中被选择之字元线; 上述多数第3及第4MISFET设为导通状态时,于上述第1 驱动控制线施加有上述升压电压。29.如申请专利 范围第21项之半导体装置,其中 上述多数次记忆体阵列系分别另具有 朝上述第1方向延伸设置,用于供给第3电位的第3电 源配线; 朝上述第1方向延伸设置,用于供给第4电位的第4电 源配线; 相对上述多数感测放大器依特定数之上述感测放 大器而设置,于上述第1共通源极线与第3电源配线 之间源/汲极路径被连接的上述第2导电型之多数 第5MISFET;及 相对上述多数感测放大器依特定数之上述感测放 大器而设置,于上述第2共通源极线与第4电源配线 之间源/汲极路径被连接的上述第2导电型之多数 第6MISFET; 上述第3电位及第4电位系位于第1电位与第2电位之 间,上述第1电位与第2电位间之电压系大于上述第3 电位与第4电位间电压; 于上述多数资料线上由对应之记忆格读出之信号 系被放大成上述第3电位或第4电位。30.如申请专 利范围第29项之半导体装置,其中 由上述记忆格读出于对应之上述资料线之信号被 放大时,系令上述多数字元线之一被选择后,使上 述多数第3及第4MISFET设于导通状态,特定时间经过 后令上述多数第3及第4MISFET设于非导通状态之同 时,令上述多数第5及第6MISFET设于导通状态。31.如 申请专利范围第29项之半导体装置,其中 上述多数第3及第4MISFET设为导通状态时,于上述第1 驱动控制线施加有较上述第1电位与第2电位间电 压大的电压。32.如申请专利范围第29项之半导体 装置,其中 另具有升压电路俾形成升压电压施加于上述多数 字元线之中被选择之字元线; 上述多数第3及第4MISFET设为导通状态时,于上述第1 驱动控制线施加有上述升压电压。33.如申请专利 范围第21项之半导体装置,其中 上述第1导电型系P型,第2导电型系N型。34.如申请 专利范围第21项之半导体装置,其中 上述多数记忆格系分别为包含1个MISFET及1个电容 器的动态型记忆格35.一种半导体装置,其特征为具 有: 设于多数字元线与多数资料线交叉点的多数记忆 格; 分别对应上述多数资料线而设,包含交叉连接之N 型第1MISFET对及交叉连接之P型第2MISFET对的多数感 测放大器; 共接于上述多数感测放大器之第1MISFET对之源极的 第1共通源极线; 共接于上述多数感测放大器之第2MISFET对之源极的 第2共通源极线, 设于上述第1共通源极线与第1电位间的第1驱动装 置;及 设于上述第2共通源极线与第2电位间的第2驱动装 置; 上述第1及第2驱动装置系具有第1动作模式及第2动 作模式; 上述第1驱动装置,于上述第1动作模式时系令上述 第1电位及第1共通源极线间以第1阻抗连接,于上述 第2动作模式时系令上述第1电位及第1共通源极线 间以大于上述第1阻抗之第2阻抗连接; 上述第2驱动装置,于上述第1动作模式时系令上述 第2电位及第2共通源极线间以第3阻抗连接,于上述 第2动作模式时系令上述第2电位及第2共通源极线 间以大于上述第3阻抗之第4阻抗连接; 在上述多数感测放大器对应之记忆格之信号被拴 锁状态下,流经上述多数感测放大器之电流,于上 述第2动作模式时系小于上述第1动作模式。36.如 申请专利范围第35项之半导体装置,其中 另具有:将等于或大于上述第1电位的第1基板偏压 以上述第1及第2动作模式供至上述第1MISFET对之反 向闸极的装置;及将等于或小于上述第2电位的第2 基板偏压以上述第1及第2动作模式供至上述第1 MISFET对之反向闸极的装置。37.如申请专利范围第 35项之半导体装置,其中 上述第1及第2MISFET对之临界値电压,于上述第2动昨 模式时系大于上述第1动作模式。38.如申请专利范 围第36项之半导体装置,其中 上述第1及第2MISFET对之临界値电压,于上述第2动昨 模式时系大于上述第1动作模式。39.如申请专利范 围第35至38项中任一项之半导体装置,其中 上述第1驱动装置系包含并列设置于上述第1共通 源极线与第1电位间的第1开关及第2开关; 上述第1开关于上述第1动作模式被选择性导通之 同时,第2开关于上述第2动作模式被选择性导通; 上述第1开关之电导系大于上述第2开关之电导。 图式简单说明: 第一图:本发明实施例1之感测放大器部分。 第二图:实施例1之动作波形图。 第三图:本发明实施例2之感测放大器主要部分。 第四图:实施例2之动作波形图。 第五图:本发明实施例3之感测放大器主要部分。 第六图:实施例3之动作波形图。 第七图:本发明实施例4之感测放大器部分。 第八图:实施例4之动作波形图。 第九图:本发明实施例5之感测放大器主要部分。 第十图:实施例5之动作波形图。 第十一图:本发明适用一般感侧方式时之实施例。 第十二图:实施例4及实施例5之感测放大器部分之 布局实施例。 第十三图:第十二图之感测放大器布局之一部分之 断面构造例。 第十四图:第十二图之感侧放大器布局之一部分之 断面构造例。 第十五图;本发明实施例6之感测放大器部分。 第十六图:第十五图之Zn之构成图。 第十七图:第十五图之Zp之构成图。 第十八图:于第十五图实施第十七图(c)、第十八图 (c)时之动作波形图。 第十九图:低Vt感测放大器适用之构成图。 第二十图:能动待机状态中之漏电流路径图。 第二十一图:第二十图之动作波形。 第二十二图:本发明适用之SDRAM之全体构成图。 第二十三图:1个记忆格阵列内之次记忆体阵列之 分割图。 第二十四图:次记忆体阵列内之网状电源配线图。 第二十五图:本发明先前检讨之过驱动方式之电路 图。 第二十六图:第二十五图之动作波形图之例。 |
